数字电子技术试卷例题解析45679章

1、第四章例题解析【例 1】电路如图 4.15 所示，试画出 Q1 和 Q2 的波形。设两个触发器的初始状态均为“0”。Qn+1= Qn Qn解答：对 JK 触发器：J=Q2，K=1，有121D = Q ,有Qn+1 = D = Qn对 D 触发器：121有上述两方程画出 Q1 和 Q2 的波形图，如图 4.16 所示。【例 2】图 4.17 所示触发器电路中，A 和 B 的波形已知，试对应画出 Q0Q3 的波形。设各触发器初态为 0。解答：对图 4.17（a）Qn+1= D = Q= Q ,故Q= 0 时输出端被置为 0。，且在 A 的上升沿翻转。因 R000D011Qn+1= D = Q Qn

2、n，且在 B 的上升沿翻转。1101对图 4.17（b）= Q3，所以Q3 = 0Qn+1= J Qn + KQn = QnRD2，且在 A 的下降沿翻转。因为时22222输出端被置为 0。Qn+1= J+ KQn = Q QQnnn，且在 B 的下降沿翻转。33 3323Q0、Q1、Q2、Q3 的波形如图 4.18 所示。【例 3】试画出主从结构 RS 触发器转换成 D、T、T及 JK 型触发器的电路。解答：RS 型触发器的特性方程为Qn+1= S + RQnR · S = 0（1）RSDD 触发器的特性方程为：Qn+1= D = D(1 + Qn ) = D + DQ n与 RS

3、 触发器的特性方程比较可得：R = DS=D根据方程式 S=D， R = D 画出逻辑电路图，如图 4.19 所示。（2）RSTT 触发器的特性方程为： Qn+1= TQn + TQn与 RS 触发器的特性方程比较可得： S = TQn , R = T但是当T = 1,Qn= 1时，出现 R=1、S=1，不满足 R·S=0 的约束条件。故将 T 触发器的特性方程变换为Qn+1= TQn + TQn = TQn + TQnQn与 RS 触发器的特性方程联解可得：S = TQn , R = TQn根据方程式画出逻辑电路图，如图 4.20 所示。（3）RSTT触发器的特性方程为： Qn+1

4、= Qn = Qn + QnQn与 RS 触发器的特性方程联解可得： S = Qn , R = Qn根据方程式画逻辑电路图，如图 4.21 所示。（4）RSJKJK 触发器的特性方程为： Qn+1= JQn + KQ n = JQn + KQnQn与 RS 触发器的特性方程联解得：S = JQnR = KQ n根据方程式画出逻辑电路图，如图 4.22 所示。【例 4】试写出图 4.23（a）中各电路的次态函数，并画出在图 4.23（b）给定信号的作用下 Q1、Q2、Q3、Q4 的电压波形。假定各触发器的初始状态均为 Q=0。解答：由图 4.23（a）可得：Qn+1= A + AQn ·

5、;Qn + (B + BQn )·Qn = A·Qn + B·Qn1111111= Qn A + BQn = BQn + AQn边沿触发，下降沿有效边沿触发，下降沿有效边沿触发，下降沿有效边沿触发，下降沿有效1111Qn+1= AB + ( A + B)·Qn22Qn+1= ( AB) Å Qn33Qn+1= A Å B4画出 Q1Q4 的波形图，如图 4.24 所示。【例 5】试画出图 4.25 电路在一系列 CP 信号作用下 Q1、Q2、Q3 端输出电压的波形。触发器均为边沿触发结构，初始状态为 Q=0。= K1 = 1, CP1

6、 = CP ¯ J 2 = K2 = 1,CP2 = Q1 ¯解答：由电路图可知： J1J 3 = K3 = Q2 , CP3= Q1 ¯ 。代入 JK 触发器的特性方程，可得各触发器的状态方程：¯画出 Q1、Q2、Q3 端的波形图，如图 4.26 所示。【例 6】试画出图 4.27 电路在图中所示 CP、RD 信号作用下Q1、3 的输出电压波形，并说明 Q1、Q2、Q3 输出信号的频率与 CP 信号频率之间的关系。解答：由电路图可知：D1 = Q1 , CP1 = CP ­D2 = Q2 , CP2 = Q1 ­D3 = Q3 ,

7、CP3 = Q2 ­带入特征方程中可得到相应触发器状态方程：­CP ­n+1 3n1n2=n2,画出 Q1、Q2、Q3 的波形图，如图 4.28 所示。由此可知，若 CP 的频率为 f1，则f、1 f、1 fQ1、Q2、Q3 的频率分别为 248，即该电路可实现分频功能。图 4.【例 8】试设计一组合逻辑电路，能够对输入的 4 位二进制数进行求反加 1 的运算。可以采用任何门电路来实现。解答：（1）设输入变量为 A、B、C、D，设输出变量为 L3、L2、L1、L0，由题意列真值表，如表题解 4.2.5 所示。表题解 4.2.5（2）由真值表画卡诺图，如图题解 4.

8、2.5（a）所示。根据上述表达式用或门和异或门实现逻辑电路，如图题解 4.2.5（b）所示【例 9】判断下列逻辑函数是否有可能产生竞争冒险，如果可能应该如何消除。(1)L1 ( A, B, C, D) = å m(5,7,13,15)(2)L2 ( A, B, C, D) = å m(5,7,8,9,10,11,13,15)(3)L3 ( A, B, C, D) = å m(0,2,4,6,8,10,12,14)(4)L4 ( A, B, C, D) = å m(0,2,4,6,12,13,14,15)解答：在一定条件下，如果逻辑表达式简化为两个互补信号

9、相乘或者相加，电路有可能产生竞争冒险现象。根据逻辑表达式画出各卡诺图，如图题解 4.3.1 所示。根据卡诺图分别得出各简化的逻辑表达式。L1=BD，当 B、D 信号同时向相反方向变化，而且变化的时间有差异时，可能产生竞争。在输出端并联一滤波电容。L2= AB + BD，当A = D = 1时，L2= B + B ，有可能产生竞争。在图题解 4.3.1（ b ） 所示的卡诺图中增加一实线画的包围圈， 即增加乘积项， 使L2 = AB + BD + AD 可消除竞争。L3=D，产生竞争。L4 = AB + AD ，当B=1、D=0 时， L4 = A + A ，有可能产生竞争。增加乘积= AB +

10、 AD + BD ，可消除竞争项，使 L4。【 例11 】 用 译 码 器74HC138和 适 当 的 逻 辑 门 实 现函数F = ABC + ABC + ABC + ABC解：用 74HC138 实现逻辑函数，需要将函数式变换为最小项之和的形式F = ABC + ABC + ABC + ABC = m0 + m4 + m6 + m7m· 4 m·6 m7 = Y·0 Y4·Y6 ·Y7= m·0在译码器输出端用一个与非门，即可实现要求的逻辑函数。注意 A 接最端，C 接最低位 A0，逻辑图如图 4.4.6 所示。A2【例 12】七

11、段显示译码电路如图题 4.4.14（a）所示，对应图题 4.4.14（b）所示输入波形，试确定显示器显示的字符序列是什么？解：即为 A3A2A1A0 所表示的十进制数，显示的字符序列为 0，1，6，9，4。当LE 由 0 跳变 1 时，数字 4 被锁存，所以持续显示 4。【例 13】74HC151 的连接方式和各输入端的输入波形如图题 4.4.20 所示，画出输出端 Y 的波形。解：根据 C、B、A 的值确定 Di 中的哪个数据被送到输出端。由图题 4.4.20 中的逻辑电路可知其数据输入端的状态为D0 = A0D1 = D7 = 1D2 = A2D4 = A0D1 = D7 = 0D6 =

12、A2由此可写出此时 74HC151 的功能表，如表题解 4.4.20。表题解 4.420输入输出输入输出使能选择Y使能选择Y由功能表的输出状态和图题解 4.4.20 中给出的 E、A、B、C、A0、A2 波形，可画出输出端 Y 的波形，如图题解 4.4.20 所示。【例 14】应用 74HC151 实现如下逻辑函数：（1） L = ABC + ABC + ABC（2）L=（AB）C解：用 74HC151 实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表确定数据输入端 Di 的取值，并注意变量的高、低位与地址输入端的连接顺序。将逻辑函数L = ABC + ABC + ABC 写成如小

13、形式L = m4 + m5 + m1与数据选择器集成74LS151 的标准表比较Y = S2 S1S0 D0 + S2 S1S0 D1 + S2S1S0 D2 + S2S1S= m0 D0 + m1D1 + m2 D2 + m3D3 + m4 D4 + m5 D5 + m6 D6 + m7 D7将 L 与 Y 比较可得D0 = D2 = D3 = D6 = D7 = 0D1 = D4 = D5 = 1将 A，B，C 分别与地址输入端 S2，S1，S0 连接，借得到到电路，如图题解4.4.21ECBAECBA0000000001010011100A0 1 A2 0A 00001101110111

14、XXX0A 210第五章例题解析【例 2】采用 D 触发器设计 3 位二进制加 1 计数器。解答：（1）列出状态转换真值表及激励表。按照 3 位加 1 计数器的状态变化规律，列出的状态表恰好含有 8 个独立状态，故不须进行化简，如表 5.3 所示。（2）求激励函数，如图 5.14 所示。QnQn21Qn0Qn+1Qn+121Qn+1 0D2D1D0000001010011100101110111001010011100101110111000001010011100101110111000（3）作逻辑图，由激励函数画出电路图，如图 5.15 所示。【例 3】分析图 5.16 所示两片 7490

15、 芯片构成的计数器电路，说明它是一个怎样的计数器？7490 芯片的功能真值表如表 5.4 所示。解答：芯片 7490（I）的 CPA 接脉冲源 N，QA 接 CPB，7490（I）就构成了 8421BCD码的十进制计数器，芯片 7490（II）的 CPA 接 7490（I）QD 输出，也就是低位片 7490（I）的逢十进一的信号（QD 的下降沿）作为高位片 7490（II）的计数脉冲，高位片 CPB=QA 也构成了 8421BCD 码的十进制计数器。因此，若无反馈信号，该电路就是一个一百进制的异步计数器。由于 S91、S92 均接地，两个芯片的 R01、R02 均接与门的输出，故当此计数器再按

16、自然态序计数的过程中，计到第 82 个脉冲时，7490（II）的 QD 和7490（I）的 QB 均为 1，与门输出的高电平就使两片 7490 强制复位，跳过了82 以后的状态，立即变为“0”，因此这是一个用反馈复位法构成的 82 进制异步计数器。【例 4】分析如图 5.17 所示的两片 74161 芯片构成的计数器电路，说明它是一个怎样的计数器？ 74161 芯片的功能真值表如表 5.5 所示。解答：芯片 74161（）的使能输出信号 C 接芯片 74161（）EP、ET 端，74161（）的使能输入信号 EP、ET 接高电平，两片芯片的 CP 接同一脉冲信号源， 这就构成了一个 28=25

17、6 进制的同步计数器。RD 均为“1”电平，这个电路就没有用反馈复位法来构成其他进制计数器。两个芯片的 LD = Q2II Q0II Q1I，若计数器从全“0”状态计起，计到第 82个脉冲时，Q2IIQ0II 及 Q1I 同时为高电平， LD = “0”，再来下一个脉冲时，就将此计数器状态预置为：Q3IIQ2IIQ1IIQ0IIQ3IQ2IQ1IQ0I=“00000001”状态。再经 81（0000000101010010）个脉冲后 LD 又将出现“0”，因此这是一个 81 进制的同步计数器，并且它的主循环中不包括全“0”状态（也就是说除初始态为全“0 外，一旦计数器开始循环计数，就不包括此全

18、“0”状态在循环之内）。请注意， 这是与反馈复位法有明显区别之处，而且反馈预置功能要与时钟脉冲同步，不像反馈复位法只要一有清零信号就立即进行。【例 5】试用 JK 触发器设计一个时序逻辑电路，该时序逻辑电路的状态转移规律由图 5.18 给出。解答：按状态转换图列出状态转换表，如表 5.6 所示。2 由状态转换表画出卡诺图，如图 5.19 所示。Q n+12Q1n Q0n 00Q2n01111001Q n+11Q1n Q0n 00Q2n01111001Q n+10Q1n Q0n 00Q2n01111001100101000101001000100000ZQ1n Q0n 00Q2n01111001

19、由图得到各触发器的次态方程和输出方程：3 与 JK 触发器的特征方程比较，得到各触发器的激励函数：4 画逻辑电路图，如图 5.20 所示。00001000【例 6】由两片 74LS161 组成的同步计数器，如图 5.21 所示。（1） 试分析其输出 Y 与 CP 之间的频率关系。（2） 用两片 74LS161 组成模为 91 的计数器，要求两片间采用异步串级法连接， 并工作可靠。分析：（1）仔细观察电路图 5.21，可以看到如下特点：第一片的进位输出用于第二片的使能，而第二片的进位输出取反后作为两片的置数信号。第一片置入的数为 1100，第二片置入的数为 1001。初始时第一片从 1100 开

20、始计数到 1111，经 4 个P 脉冲后发出进位信号，使第二片计数计数一次，并且第一片回到 0000 状态，然后从该状态继续计数。第一片每从 0000 计数到 1111，经 16 个P 脉冲后发出一个进位信号，使第二片计数计数一次。第二片从 1001 开始计数，经 6 个低位来的进位脉冲后到 1111，此时产生本片的进位信号，在下一个 CP 脉冲到来时使两片同时置数。综合以上分析，可以计算出输出 Y 与 CP 之间的频率关系。（2）两片串接后最高可实现模为 16×16256 的计数器。为了连接成模为 91 的计数器，从 0 计数到 90 时应产生置数信号，当第 91 个 CP 脉冲到

21、来时，两片被同时置数为 0000。为了工作可靠，这里采用的是同步置数法。置数信号的产生方式：90/16510说明当高位片输出端为 0101 且低位片输出端为 1010 时，产生置数信号。即：解答：（1）（2）该计数器的模为：416×6100，得到输出 Y 的频率是 CP 的 1/200。按上述分析画出电路图，如图 5.22 所示。图5.22【例 7】设计一个串行 8421BCD 码检测器，当输入 8421BCD 码时，输出 Z=0；输入非 8421BCD 码（10101111）时，输出 Z=1。输入时有低位到每四个码元为一组循环工作。串行输入，【例 8 】在图 5.29 电路中，若两

22、个移位寄存器中的原始数据分别为=1001,=0011,试问经过4 个CP 信号作用以后两个寄存器中的数据如何？这个电路完成什么功能？分析：两个串行移位寄存器的输出经过全加器求和，其中和为 S，低位来的进位为 CI，本位向的进位为 CO。解答：在 CP 脉冲到达前，A、B 中的初始数据为 1001 和 0011，并设 CI 的初始值为 0。第 1 个 CP 脉冲到达时，S=+CI=1+1=0，CO=1。因此 CP 到达后，A、B 发生位移，这样 A、B 数据变为“0100”和“0001”，且 CI=“1”。第 2 个 CP 脉冲到达时，S=0+1+1=0，CO=1。因此 CP 到达后，A、B 发

23、生位移，这样 A、B 数据变为“0010”和“0000”，且 CI=“1”。第 3 个 CP 脉冲到达时，S=0+0+1=1，CO=0。因此 CP 到达后，A、B 发生位移，这样 A、B 数据变为“1001”和“0000”，且 CI=“0”。第 4 个 CP 脉冲到达时，S=1+0+0=1，CO=1。因此 CP 到达后，A、B 发生位移，这样 A、B 数据变为“1100”和“0000”，且 CI=“0”。故经过 4 个脉冲后两个寄存器中的数据分别为 1100 和 0000。由此可以看出，这是一个 4 位串行全加器。图 5.29【例 9】试分析图 5.30 的计数器在 M=1 和 M=0为几进制

24、。图 5.30分析：当 M=1 时，预置的初始值为=0100；当 M=0 时，预置的初=0010。而且当计数器状态为 1001 时， =0，因此在下一个 CP始值为时钟到达时 74160 被置数为初始值，并重新开始计数。解答：当 M=1 时，共有 0100，0101，1001 等 6 个状态，故为六进值计数器电路。当 M=0 时，共有 0010，0011，1001 等 8 个状态，故为八进制计数器电路。【例 10】图 5.31 电路是可变进制计数器。试分析当各为几进制计数器。变量 A 为 1 和 0 时电路图 5.31分析：由图 5.31 可得：=Y=，即当。=1011 时，在下一个 CP 时

25、钟到达故当 A=1 时，=时 74161 被置数为初始值，并重新开始计数。当A=0 时， =，即当=1001 时，在下一个 CP 时钟到达时 74161被置数为初始值，并重新开始计数。解答：按上述分析有：当 A=1 时，共有 00001011 等 12 个状态，故为十二进制计数器。当 A=0 时，共有 00001001 等 10 个状态，故为十进制计数器。【例 11】试分析图 5.32 计数器电路的分频比（即 Y 与 CP 的频率之比）。图 5.32分析：两个级联在一起，其中 74LS161(1)为低位片，假设它的计数状态数为 ；74LS161(2)为。如果 CP 的脉冲片，假设它的计数状态数

26、为频率为 f，则最终输出 Y 的频率应为。解答：74LS161(1)的预置输入数据为 1001，当计数状态达到 1111 时，进位C 输出高电平， =0，这样在下一个 CP 时钟到达时 74LS161(1) 被置数为初始值 1001，并重新开始计数。故 74LS161(1)共有 7 个状态，计数器 C 输出的频率为其输入脉冲的 1/7。74LS161(2)的预置输入数据为0111，且前级的输出C 作为它的输入时钟CP。当计数状态达到 1111 时，进位 C 输出高电平， =0，这样在下一个 CP 时钟到达时 74LS161(2) 被置数为初始值 0111，并重新开始计数。故 74LS161(2

27、)共有9 个状态，计数器 C 输出的频率为其输入脉冲的 1/9。由此，两级串联后得到的是 7*9=63，即六十三进制的计数器。因此，Y 的频率为 CP 频率的=。【例 12】设计一个数字钟电路，要求能用七段数码管显示从 0 时 0 分 0 秒到 23时 59 分 59 秒之间的任一时刻。【例 13】设计一个序列信号发生器电路，使之在一系列 CP 信号作用下能周期性输出“00101110111”的序列信号。【例 14】 设计一个自动售邮票机的逻辑电路。每次投入一枚五角或一元的硬币，累计投入两元硬币给出一张邮票。如果投入一元五角硬币以后再投入一枚一元硬币，则给出邮票的同时还应找回五角钱。要求设计的

28、电路能自启动。【例 15】若图 5.2.8（a）所示的电路的初始状态为 Q1，ESR 端输入信号如图题 5.2.5 所示，试画出相应的Q 和Q 端的波形。解：设初态 Q=1，按照图题 5.2.5 所示波形，推导出 5.2.8(a)电路的输出端Q 和Q 端的波形如图题解 5.2.5 所示。【例 16】 逻辑电路如图题 5.4.7 所示，已知CP 和 A 的波形，画出触发器 Q 端的波形，设触发器的初始状态为 0。图题 5.4.7解：图题 5.4.7 所示电路 Q 端的波形如图题解 5.4.7 所示。【例 17】 逻辑电路和各输入信号波形如图题 5.4.9 所示，画出两触发器 Q 端的波形。两触发

29、器的初始状态均为 0。图题 5.4.9解：图题 5.4.9 中 Q1、Q2 的波形图如图题解 5.4.9 所示。图题解 5.4.9图题解 5.4.9第六章【例 1】试用两个微分型单稳态触发器设计一个能实现图 6.12 所示输入 V1 和输出 Vo 波形关系的电路.分析: 单稳态具有延时功能,由图 6.12 可知, 输出比输入延时 3 微秒,所以设计思想是,输入信号的下降沿触发第一级单稳态触发器,使其进入暂稳态, 经 tp01=0.8RC=3s 时间后, 自动返回稳态,此时产生一个下降沿,正好作为第二级单稳态触发器的触发脉冲, 使第二级进入暂稳态, 经 tp02=0.8RC=2s 时间后, 也自

30、动返回稳态. 由此可知,如果调整电路元件的参数,不能满足延时时间的要求,则可以增加一级或多级单稳电路来达到目的.解答 : 按题目要求, 设计的电路如图 6.13(a)所示,电路中 Vi,Vo1,Vo 各点波形如图 6.13(b)所示,可看出满足设计要求.【例 2】如图 6.14（a）所示电路中，门 1、门 2 均为 CMOS 反相器，它是一个电路，若该 CMOS 门电源 ED=10V，门槛电平 VT=5V，试求出它的接通电平 V+、断开电平 V-及回差V，并对应6.14（b）的波形，画出 VO 波形。解答：在 vO 输出低电平的稳态条件下，VOL=0V，因此在 vO 输出高电平的稳态条件下：其

31、输入、输出相对波形如图 6.15 所示。【例 3】如果 6.16（a）所示的。的 555电路的多谐振荡器中，Vcc=10V，C=0.1F，RA=20K，RB=8k 在 VI 的输入波型下，画出它对应的 Vc、Vo 输出小型，并设计出这的振荡周期 T、振荡频率 f。555 定时器内部结构如图 6.16（b）所示。解答：Vi 输入波型加在复位端 RD 上，当 VO 为低电平是，振荡器不可能振荡，因此输出端Q 输出“0”电平，同时由于 Q 为高电平，放电管 T1 饱和导通，因此 Vc 电平也会因放电成低电平。VI 由低变高，电路开始振荡，其 Vc 和 Vo 波型如 6.17 所示。VI 由低变高，由

32、于加在触发端 S 和阈值端 R 均为 0V 左右，因此触发器输出 Q 产生由低到高跳变，VO 输出高电平，由于 Q 同高变低，T1 放电管截止，VCC 经 RA、RB 向电容 C充电，当充到 VC/3 时电路状态改变（R=“0”，S=“1”，S=“0”），只有充到 2VCC/3时（R=“1”，S=“0”），触发发会翻转进入第二个暂稳态，以后大 VC 在 VCC/3 各 2VCC/3范围内变化，其两个暂稳态时间 T1 和 T2 不再变化。其振荡周期 T=T1+T2=0.7（RA+RB）C+0.7RBC=0.7（2+RB+RA）*C=0.7（28k+20k）0.1F=2.52(ms)振荡频率 f=

33、1/T=1/(2.52103)=397(Hz)【例 4】两片 555 定时器构成图 6.18 所示的电路。（1）（2）（3）在图示元件参数下，估算 V01、V02 端的振荡周期 T 各为多少？ 定性画出 V01、V02 的波型，说明电路具备何各功能？若将 555 芯片的 VCO（5 脚）改接+4V，对电路的能量有何影响？分析：由电路图 6.18 可知，两个 555 定时器均被除数连日接成多谐振荡器，而且 555（1） 的输出频率远低于 555（2）的输出频率。再都，V01 输出被接成 555（2）的置零端（4 脚）， 所以只有当 V01 为高电平时 555（2）才能工作，否则 V02=0。解答

34、：（1）V01 端的振荡周期：3-6T1=0.7（R1+2R2）C=0.7（100+250）10 510 =700msV02 端的振荡周期：3-6T2=0.7（R1+2R2）C=0.7（10+25）10 0.0110 =0.14ms(2)由于 V01 输出信号的频率比 V02 输出信号频率低得多，且 V01 输出接到 555（2）的置零端上，因此当 V01 为高电平时，V02 才有输出，当 V01 为低电平时 V02 停止振荡，输出为 0， 故 V01、V02 的波形图如图 6.19 所示。该电路的功能：可产生间歇性振荡，若 V02 被连接一扬声器上，则可发出间歇声响。（3）若将 VCO 接到

35、+4V 的电源上，多谐振荡器 V01、V02 的输出周期 T 为T1=（R1+R2）C*ln(5-2)/(5-4)=1.1(R1+R2)C T2=R2C*ln(0-4)/(0-2)=0.7R2C则 T=1.1（R1+R2）C+0.7R2C对电路参数造成的影响：由于 T 变大，所以 V01、V02 的频率均下降。【例 11】 图 6.29 是个用两个 555 定时器接成的延警器。当开关 S 断开后，经过一定的延时时间后扬声器开始发出声音。如果在延时时间内 S 重新闭合，扬声器发出12V，0V。声音。在图中给定的参数下，输出高、低电平分别为图 6.29【例 12】 图 P6.30 是救护车扬声器发

36、音电路。在图中给出的电路参数下，试计算扬声器发出声音的高、低音频率以及高、低音的持续时间。当 VCC12V 时，555 定时器输出的高、低电平分别为 11V 和 0.2V，输出电阻小于 100。图 6.30第七章半导体器【例 1】用 ROM 实现全减器。解答：（1）设 A 为被减数，B 为减数，Ci 为低位向位的借位。的借位，D 为差，Ci+1位向高（2）按减则列出真值表，如表 7.3 所示。（3） 由真值表可得： D=m1+m2+m3+m7 Ci+1=m1+m2+m3+m7（4） 用 ROM 来实现上述函数，如图 7.10 所示。【例 2】如图 7.11 所示电路为用 PROM 实现的组合电

37、路。（1） 分析电路功能，写出函数 Y1、Y2 的逻辑表（2） 说明电路的特点和该电路矩阵容量的大小。解答：（1）根据 PROM 的结构特点，通常与阵列为固定结构，或阵列为可编程结构。因此输出和输入间的逻辑关系可直接写成与或式，得到：（2）电路的特点：它的电路结构与淹膜 ROM 一样，也由矩阵、地址译码器和输出电路组成。但出厂时已经在矩阵的所有交叉点上制作了单元，相当于在所有单元中存入了 1。编程时先输入地址代码，找出要写入 0 的单元地址，然后设法加入编程脉冲， 让较大的电流流过熔丝，将其熔断，相当于写入了 0。容量为 68+28=64【例 3】已知函数 Y1Y4：试用 PROM 实现上述函

38、数，并画出相应的电路。解答：写出各函数的最小项表。或阵列与逻辑函数 Y1Y4 有关，故按 Y1 至Y4 的顺序，其相应的内存单元中应有 10、6、8、14 个单元的内容为 1，其余都被熔断变成 0 了。图 7.12 为用 PROM 实现的函数 Y1Y4 的电路。该矩阵容量为：（单元）【例 5】试用 ROM 产生一组与或逻辑函数，画出 ROM 阵列图，并列表说明 ROM逻辑函数是：的内容。解答：将以上各式化为最小项形式：由此可填值表，如表 7.4 所示，由表可看出每个字单元的内容。再根据真值表画出ROM 阵列图。如图 7.14 所示。【例 6】 已知输入、输出波形如图 7.15 所示，试用 ROM 和 74161 实现电路。图 7.15分析：本题的解题思路是：先由波形图设计出计数器，再让计数器的输出作为 ROM 的地址输入去ROM 的读操作。由图可知，该电路产生 3 组序列信号：Z1=10000000，Z2=01100000，Z3=00011111它们的序列长度均为 8，因此可设计一个模 8 的计数器，然后用组合电路输出 3 组序列。解答：用74161 来实现模8 计数器，其计数范围为000111，当计数到111 时，同步置 0。用 ROM 来实现组合输出电路。ROM 真