李振荣老师FPGA可编程逻辑器件上机大作业_西安电子科技大学微电子学院

1、三、实验题目题目1:多模式LED发光限制器逻辑设计设计要求：1采用16个并排LED实现跑马灯发光器件；2具有异步复位功能按钮,复位时,LED全亮；3模式选择利用两位滑动开关：00一左循环跑马灯,01一右循环跑马灯,10-交叉闪烁跑马灯,11全亮全灭闪烁4速度选择利用两位滑动开关：通过00-11实现四个可视速度等级闪烁效果题目2:多模式运动计时器逻辑设计设计要求：1具有计时和倒计时功能最低位滑动开关进行模式选择2数码管显示分钟和秒,格式mm：ss,最长时间为59分59秒3倒计时时长可配置15位滑动开关限制倒计时值4具有启动/暂停功能,具有异步复位功能按钮限制题目3:液晶屏显示字符选作设计要求：1

2、在液晶屏上显示欢送语句2通过滑动开关限制语句切换3具有异步复位功能按钮限制4局部开发板需外接Pmod液晶屏FPGA实验报告班级:学号:姓名:一、实验目的1,熟悉FPGA软件根本使用方法；2.掌握电路的根本设计、仿真、布线方法;3,掌握FPGA开发板的应用.、实验器材1开发板描述:本次我利用的是XilinxBasys3开发平台16Slideswitches16LEDs开发平台特性:FPGAXC7A35T-1CPG236CI/OInterfacesUSB-UARTforprogrammingandserialcommunicationUSB-UARTBridge12-bitVGAoutputUSB

3、HIDHostformice,keyboardsandmemorysticksMemory32MbitSerialFlashDisplaysOne4-digit7-SegmentdisplaysSwitchesandLEDs5Push-buttonsClocksOne100MHzcrystaloscillatorExpansionportsPmodforXADCsignals3Pmodports2软件工具描述：本次我利用的是Vivado2021.4软件开发工具、在仿真测试时利用的是ModelSimSE-64104三、实验原理题目1:多模式LED发光限制器逻辑设计设计要求：1 .采用16个并排L

4、ED实现跑马灯发光器件；2 .具有异步复位功能按钮,复位时,LED全亮；3 .模式选择利用两位滑动开关：00一左循环跑马灯,01一右循环跑马灯,10-交叉闪烁跑马灯,11全亮全灭闪烁4 .速度选择利用两位滑动开关：通过00-11实现四个可视速度等级闪烁效果设计思路：题目要求有四个跑马灯把戏,所以我用了m1和m2这两个变量组成一个两位的二进制数来作为输入限制四个不同的把戏.同样,题目要求有四个速度选择利用两位滑动开关：通过00-11实现四个可视速度等级闪烁效果,所以我用了v1和v2这两个变量组成一个两位的二进制数来作为输入限制四个不同的速度.速度限制时,考虑到开发板的频率问题,我引入了count

5、变量,通过count的变化来依次扩大时间问隔,其中count1在变化到24'b1111_1111_1111_1111_1111_1111寸才使count2变化一次,count2变化三次后count3变化一次,以此类推,到达了限制速度的要求.源代码中用到了两个case语句,用来选择把戏和速度1代码设计：见附录2仿真：仿真代码见附录利用ModelSimSE-6410.4仿真测试后的截图如下:意改留感口厄庖.回jsjrt期宴*固便慎囤漳|大口!*'彳4d3'i厂心.屿:-*一.文用*J忡g*5W三*1Objrmi*aa*r5,2玖QJbdtShrlLhOLiiiihlihiI

6、liDLTll痣FfFFglrhlrh3I'Mrhorhiw-Ddnjit3综合我利用了V16、V17、W16、W17这四个滑动开关来连接ml、m2、v1、v2.利用Vivado2021.4软件开发工具进行分析和约束文件综合后形成的网表截图如下:"nr一一二DHBSB340L-»LMatzEfcvjvrtJ»C*JIPr*jwt9>tft-aKK±.iflrtiir'-lt'aiWpta'jher.1Sfw-uyM*取2"乂zrhtMfrvjirldvr:Jivjitllmsilhnhr*<!HLA早

7、.?4TupHJ-duL*HH«Sf*!Cfa*xlc.宜EE;y.讨CM|JtT4>:1t.UMSTfeTIK*'f'>T£iorr«dFfT"*blaIIIlh*UEaqf»FbfreftMirdr修iekB：crL&LKg.FpfiiFE*Liiiiiihik-HLMriZimi*ifImp,EFTUJT-|L>Tin»ridUflIbIW*"h1*1'可以看到各种器件的使用情况4布局布线利用Vivado2021.4软件开发工具进行布局布线后截图如下:WXV局部放大之后

8、:LaaFV)匚':u-9W,7ig口QoS3-UHL口DHCCEr-vECE-LItreeALlnEbhhqrvLtLCLECCLJllLJLalhhp5生成数据文件1.UD,“4-1a.LaifC4LI1Jecjifu11.*修、"Trtji-ak1fza.*h1好"i!iiH*fFiamj舒w1lienl-l-Ililj.ih-vjBcbIhbI?'krtai-"JrQjBEt;art上匚山n=TijbnilurbmpLX】I卡*tkhH£ta*7OEr二N.L+«MlX9V<lJy.1!r't1nurvii

9、Hrtvlrwpi«Rii1+ihEJJTiaiM_rHCT_tafJ«liUi1mdfi我MqLlftlvdftUThb!JftMrNmI'!'I,BlaIntifFu.i>|FMviug14T-rta-ntajdLAiTii-bt-s-L.琼:现3：*rpN±Kaa*"«乩*tJuei£mjFv*'胃:214kEtTWIliLP：iMETI«1i.H«m.aE_«F即,0fearTHTRiferritiiCaQvBrniH|jl&口.wirn(*fUk-lEO-a

10、iK3-*iB0HdLJPu1b+1!drPThilL+Li-"1-1an,Vhli1.4im-Tn1-LapHrtvti-M1FvrwiIT«<tltD"Odp/*.】,*题目2:多模式运动计时器逻辑设计设计要求：1.具有计时和倒计时功能最低位滑动开关进行模式选择2数码管显示分钟和秒,格式mmss,最长时间为59分59秒3 .倒计时时长可配置15位滑动开关限制倒计时值4 .具有启动/暂停功能,具有异步复位功能按钮限制设计思路：题目要求具有计时和倒计时功能,所以我用m量来限制m=1'bl为计时功能,m=1'b0时为倒计时功能.数码管显示分钟和

11、秒用8位的q变量来表示,连接到开发板的数码管引脚上.且具有15位的倒计时时长输入端t和异步功能rst.1代码设计：见附录2仿真：仿真代码见附录利用ModelSimSE-6410.4仿真测试后的截图如下:放大之后:SProjectSmunaryX律D.vic,Xhomtirork2.vX的tim.r.xdcX组国*一出一早虫a或赛>-EPItmayJ(X1,u«»>><<XyBshmatiaX州7'x鱼A4布局布线局部放大之后:JRnuuuaunaDclDTTrm口口co一口口r>ndund%PDD轲期y乳mmnrm%><

12、;:m4JIJmDQQQaunaH8rn(FT!08nnA-Dctr回同回刎3r小nrlI专I4ILaDbp口口口口口SuunrtlQZFRmPPD瓦Eon3-rDIQnnla-口1口口ns口Jana看3口门口亚&e&DAD一s狂丘_u恁虹恁壮snaouounaCJaarlOona9HUUBncuflU8U888UnassUQH-flJncrEccurcCECCCCLIELn口EHunCEEErercEc-i-ncFEE-n王建*<?0>>frmuEUQDn口>.oouo>>POQm口t>Dt>oosrEccf-rcELrr-CE

13、EL匚匚匚EEf-rCCEEECEi-cercr-CE-0DcioOSHB.D.WHUQd.QO3AApDpBBBH0.0日日surlnmn片一一二.5nnDnmm口口m3n口一-mHrxm口口门口毋毋毋<Ih-P<1lM4XLtbli.5tHTUK力,C4KplfltEiicai-a5ei'H_XK21=&ESFbjtt工匚丁川三七up/K-MStratilCF'1：=.：.»-r：.；iI：mT.r-l,.IH.CT&BtaBT-lilCl*Jpilb%=12工011111P5tttUlTHL-P;H±Ipp1Ml*»

14、;n±.：LO3t-3?XtN中上LT.SJB£：k：f的J-MLTazal2即imSJd£k(l£)修1kITunk*/a£5cliyEadpi-Jiti.HLTatolJhn:u*afEa.-37oir.zs.IAludiimK工dIic,EE工力K«ldfulst:idtk：Et-S-E.thtElIT*£tI*plntLtl-5生成数据文件Ejt1umh“.MHiaK*|44LTi:jjiHet孑0£良工亡口口二:-二五3iJhrrt*PnoM-g二autgrsrSyutkuiLEih*Stitvs.Q二叫

15、81上七K*B3-kC11电：*口二5工,!_'1rn.=BiQF-urc:xc7-a35Tepg23B3£tfii二qjy.二4三.三5二二口中土二一基-DK1会>.QtaJ.J4£b1£Iltit<l*«-DXD.gJ2,md力整5UStiilliatin-7力士Lilli口住tit1中iiTv&dOjxChinr«r«i.II6BI<Tntti»aTf*«r:4七Tk*«iidnnh才3«.cta3好门也“*静尸5.a七门4,立.ubill«4t

16、v4£f-EJLjMdu1*LtML.C'；可以看到相关器件的利用率情况五、实验思考,课程熟悉结合实验过程总结个人的实验心得,本课程及前景的熟悉和展望300字.经过两次的上机和课外自己的研究,现在已经会用了Vivado2021.4软件开发工具和ModelSimSE-6410.4工具,在这些过程中我又重新复习了一遍VerilogHDL的编写和仿真,发现了很多以前在学习硬件描述语言的时候没有注意到的相关问题,经过一遍遍的反复改正和测试,最终到达了实验的要求后感觉特别开心,不仅是对自己努力后结果的一种肯定,更是一种乐趣.看到一个个步骤显示成功的时候,更是感觉非常兴奋.其中的约束文件

17、是第一次尝试自己编写,开始看着那些例题的文件感觉很难,但只要仔细去看了,上网找相关的开发手册然后一一对应起来就很简单了.在写源代码的时候也要考虑很多问题,逻辑和语言的正确性都是要准一的问题.总之,这次的上机让我受益匪浅,也感受到了从描述到布局布线后的直观体验的兴奋,这次上机实验和大作业的完成十分有用,在未来,可编程逻辑器件用的也会越来越多,我们也要不断学习,不断去掌握,未来开发自己的东西的时候就简单一点了.六、附录1、代码题目一源程序代码：moduleLED(rst,clk,led,m1,m2,v1,v2);inputrst,clk;inputm1,m2,v1,v2;output15:0led

18、;reg15:0led;reg23:0count,count1,count2,count3,count4,count5;always(posedgeclkorposedgerst)beginif(rst=1'b1)beginled15:0<=16'b1111_1111_1111_1111;endelsebegincase(v1,v2)2'b00:count<=count2;2'b01:count<=count3;2'b10:count<=count4;2'b11:count<=count5;endcasecase(m

19、1,m2)2'b00:if(count=24'b0000_0000_0000_0000_0000_0010)beginled<=(led<<1);end2'b01:if(count=24'b0000_0000_0000_0000_0000_0010)beginled<=(led>>1);end2'b10:if(count=24'b0000_0000_0000_0000_0000_0010)beginled=24'b1010_1010_1010_1010_1010_1010;#5led=24'b0

20、101_0101_0101_0101_0101_0101;end2'b11:beginled<=16'b1111_1111_1111_1111_1111;#5led<=16'b0000_0000_0000_0000_0000;endendcaseendendalways(posedgeclkornegedgerst)beginif(rst=1'b1)begincount1<=24'b0;count2<=24'b0;count3<=24'b0;count4<=24'b0;count5<=24

21、'b0;endelsebegincount1<=count1+1'b1;if(count1=24'b1111_1111_1111_1111_1111_1111)begincount2<=count2+1;endif(count2=24'b0000_0000_0000_0000_0000_0010)begincount3<=count3+1;endif(count3=24'b0000_0000_0000_0000_0000_0010)begincount4<=count4+1;endif(count4=24'b0000_00

22、00_0000_0000_0000_0010)begincount5<=count5+1;endendend题目一测试仿真代码：moduleLED_tb;wire15:0led;regrst,clk,m1,m2,v1,v2;LEDU1(rst,clk,led,m1,m2,v1,v2);initialbeginclk=0;rst=0;# 5rst=1'b1;# 5m1=1'b1;m2=1'b1;# 5v1='b0;v2=1'b1;# 5rst=1'b0;endalways#5clk=clk;endmodule题目二源程序代码:moduleti

23、mer(q,m,t,p,rst,clk);inputrst,clk;inputm,t,p;output7:0q;reg7:0q;reg23:0count;wire14:0t;beginif(rst=1'b1)beginq<=8'b0000_0000;endelsecase(m)1'b0:beginif(count=24'b1111_1111_1111_1111_1111_1111)beginq1:0<=(q1:0+1'b1);if(q1:0=2'b11)beginq3:2<=q3:2+1'b1;if(q3:0=4'

24、;b1111)beginq5:4<=q5:4+1'b1;if(q5:4=2'b11)beginq7:6<=q7:6+1'b1;endendendendend1'b1:beginq7:0<=t7:0;if(count=24'b1111_1111_1111_1111_1111_1111)beginq1:0<=q1:0-1'b1;if(q1:0=2'b00)beginq3:2<=q3:2-1'b1;if(q3:0=4'b0000)beginq5:4<=q5:4-1'b1;if(q5:4

25、=2'b00)beginq7:6<=q7:6-1'b1;endendendendendendcaseendalways(posedgeclkornegedgerst)beginif(rst=1'b1)begincount<=24'b0;endelsebegincount<=count+1'b1;endendendmodule题目二仿真测试程序代码：moduletimer_tb;wireq;regm,t,p,rst,clk;timerU1(q,m,t,p,rst,clk);initialbeginclk=0;rst=0;# 5rst=1;

26、# 5rst=0;# 5m=1;# 5t=15'b111_0000_1111_0000;endalways#5clk=clk;endmodule2、引脚定义本设计管脚约束语句,能够正确执行,保证书写整洁题目一约束文件：#Clocksignalset_propertyPACKAGE_PINW5get_portsclkset_propertyIOSTANDARDLVCMOS33get_portsclk#LEDsset_propertyPACKAGE_PINU16get_portsled0set_propertyIOSTANDARDLVCMOS33get_portsled0set_prope

27、rtyPACKAGE_PINE19get_portsled1set_propertyIOSTANDARDLVCMOS33get_portsled1set_propertyPACKAGE_PINU19get_portsled2set_propertyIOSTANDARDLVCMOS33get_portsled2set_propertyPACKAGE_PINV19get_portsled3set_propertyIOSTANDARDLVCMOS33get_portsled3set_propertyPACKAGE_PINW18get_portsled4set_propertyIOSTANDARDLV

28、CMOS33get_portsled4set_propertyPACKAGE_PINU15get_portsled5set_propertyIOSTANDARDLVCMOS33get_portsled5set_propertyPACKAGE_PINU14get_portsled6set_propertyIOSTANDARDLVCMOS33get_portsled6set_propertyPACKAGE_PINV14get_portsled7set_propertyIOSTANDARDLVCMOS33get_portsled7set_propertyPACKAGE_PINV13get_ports

29、led8set_propertyIOSTANDARDLVCMOS33get_portsled8set_propertyPACKAGE_PINV3get_portsled9set_propertyIOSTANDARDLVCMOS33get_portsled10set_propertyPACKAGE_PINU3get_portsled11set_propertyIOSTANDARDLVCMOS33get_portsled11set_propertyPACKAGE_PINP3get_portsled12set_propertyIOSTANDARDLVCMOS33get_portsled12set_p

30、ropertyPACKAGE_PINN3get_portsled13set_propertyIOSTANDARDLVCMOS33get_portsled13set_propertyPACKAGE_PINP1get_portsled14set_propertyIOSTANDARDLVCMOS33get_portsled14set_propertyPACKAGE_PINL1get_portsled15set_propertyIOSTANDARDLVCMOS33get_portsled15#Buttonsset_propertyPACKAGE_PINU18get_portsrstset_proper

31、tyIOSTANDARDLVCMOS33get_portsrstset_propertyPACKAGE_PINV16get_portsm1set_propertyIOSTANDARDLVCMOS33get_portsm1set_propertyPACKAGE_PINV17get_portsm2set_propertyIOSTANDARDLVCMOS33get_portsm2set_propertyPACKAGE_PINW16get_portsv1set_propertyIOSTANDARDLVCMOS33get_portsv1set_propertyPACKAGE_PINW17get_port

32、sv2set_propertyIOSTANDARDLVCMOS33get_portsv2#Clocksignalset_propertyPACKAGE_PINW5get_portsclkset_propertyIOSTANDARDLVCMOS33get_portsclk#LEDsset_propertyIOSTANDARDLVCMOS33get_portsled0set_propertyPACKAGE_PINE19get_portsled1set_propertyIOSTANDARDLVCMOS33get_portsled1set_propertyPACKAGE_PINU19get_ports

33、led2set_propertyIOSTANDARDLVCMOS33get_portsled2set_propertyPACKAGE_PINV19get_portsled3set_propertyIOSTANDARDLVCMOS33get_portsled3set_propertyPACKAGE_PINW18get_portsled4set_propertyIOSTANDARDLVCMOS33get_portsled4set_propertyPACKAGE_PINU15get_portsled5set_propertyIOSTANDARDLVCMOS33get_portsled5set_pro

34、pertyPACKAGE_PINU14get_portsled6set_propertyIOSTANDARDLVCMOS33get_portsled6set_propertyPACKAGE_PINV14get_portsled7set_propertyIOSTANDARDLVCMOS33get_portsled7set_propertyPACKAGE_PINV13get_portsled8set_propertyIOSTANDARDLVCMOS33get_portsled8set_propertyPACKAGE_PINV3get_portsled9set_propertyIOSTANDARDL

35、VCMOS33get_portsled9set_propertyPACKAGE_PINW3get_portsled10set_propertyIOSTANDARDLVCMOS33get_portsled10set_propertyPACKAGE_PINU3get_portsled11set_propertyIOSTANDARDLVCMOS33get_portsled11set_propertyPACKAGE_PINP3get_portsled12set_propertyIOSTANDARDLVCMOS33get_portsled12set_propertyPACKAGE_PINN3get_po

36、rtsled13set_propertyIOSTANDARDLVCMOS33get_portsled13set_propertyPACKAGE_PINP1get_portsled14set_propertyIOSTANDARDLVCMOS33get_portsled15#Buttonsset_propertyPACKAGE_PINU18get_portsrstset_propertyIOSTANDARDLVCMOS33get_portsrstset_propertyPACKAGE_PINV16get_portsm1set_propertyIOSTANDARDLVCMOS33get_portsm

37、1set_propertyPACKAGE_PINV17get_portsm2set_propertyIOSTANDARDLVCMOS33get_portsm2set_propertyPACKAGE_PINW16get_portsv1set_propertyIOSTANDARDLVCMOS33get_portsv1set_propertyPACKAGE_PINW17get_portsv2set_propertyIOSTANDARDLVCMOS33get_portsv2题目二约束文件：#Clocksignalset_propertyPACKAGE_PINW5get_portsclkset_prop

38、ertyIOSTANDARDLVCMOS33get_portsclk#qsset_propertyPACKAGE_PINW7get_portsq0set_propertyIOSTANDARDLVCMOS33get_portsq0set_propertyPACKAGE_PINU7get_portsq1set_propertyIOSTANDARDLVCMOS33get_portsq1set_propertyPACKAGE_PINV5get_portsq2set_propertyIOSTANDARDLVCMOS33get_portsq2set_propertyPACKAGE_PINV8get_portsq4set_propertyIOSTANDARDLVCMOS33get_portsq4set_propertyPACKAGE_PINU8get_portsq5set_propertyIOSTANDARDLVCMOS33get_portsq5set_propertyPACKAGE_PINW6get_portsq6set_propertyIOSTANDARDLVCMOS33get_portsq6set_propertyPACKAGE_PINW7get_portsq7set_pr