EDA期末考试题03

1、5.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述考试课程EDA技术与VHDL考试日期2005年月日成绩笏巧合卷球杠勺教师号任课教师姓名考生姓名学号（8位）年级专业一、单项选择题：（20分）1 .IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为。AA.软IPB.固IPC.硬IPD.都不是2 .综合是EDA设计流程的关键步骤，在下面对综合的描述中，是错误的。DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPG

2、A/CPLD勺基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3 .大规模可编程器件主要有FPGACPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_CA. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4 .进程中的变量赋值语句，其变量更新是。

3、AA.立即完成；B.按顺序完成；。DA.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。6 .不完整的IF语句，其综合结果可实现。AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7 .子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）指出下列哪些方法是面积优化。B流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A.B.C.D.8 .下列标识符中，是不合法的标识符。BA.State。B.9moonC.Not_Ack_0D.signall9 .关于VHDL中的数字，请找出以下数字中最大的一个：。AA. 2

4、#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110 .下列EDA软件中，哪一个不具有逻辑综合功能：。BA. Max+PlusIIB. ModelSimC. Quartus IID. SynplifyC.在进程的最后完成;D.都不对。、EDA名词解释，写出下列缩写的中文(或者英文)含义：(10分)1. VHDL超高速集成电路硬件描述语言2. FPGA现场可编程门阵列3. RTL寄存器传输级4. SOPC可编程片上系统5. EAB嵌入式阵列块、VHDL程序填空：(10分)下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。-N-bitUpCou

5、nterwithLoad,CountEnable,and-AsynchronousResetlibraryieee;usecounter_nisgeneric(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:instd_logic;q:outstd_logic_vector(width-1downto0);endcounter_n;architecturebehaveofcounterissignalcount:std_logic_vector(width-1downto0);begi

6、nprocess(clk,rst)beginifrst='1'thencount<=(others=>0);清零elsifclk'eventandclk=1''then边沿检测ifload='1'thencount<=data;elsifen='1'thencount<=count+1;endif;endif;endprocess;q<=count;四、VHDL程序改错：(10分)仔细阅读下列程序，回答问题1 LIBRARYIEEE;2 USE4 ENTITYCNT10IS5 PORT(CLK

7、:INSTD_LOGIC;6 Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);7 ENDCNT10;8 ARCHITECTUREbhvOFCNT10IS9 SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10 BEGIN11 PROCESS(CLK)BEGIN12 IFRISING_EDGE(CLK)begin13 IFQ1<9THEN14 Q1<=Q1+1;15 ELSE16 Q1<=(OTHERS=>'0');17 ENDIF;18 ENDIF;19 ENDPROCESS;20 Q<=Q1;21 ENDb

8、hv;1.在MAX+PlusII中编译时，提示的第一条错误为：Error:Line12:Filee:myworktest:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead指出并修改相应行的程序(如果是缺少语句请指出大致的行数)：错误1行号：12程序改为：IFRISING_EDGE(CLK)THEN错误2行号：3程序改为：USE行if语句配套关键字是then而非begin3行程序中使用了+号重载函数，应包含使用对应程序包若编译时出现如下错误，请分析原因。endbehave;Error:Can1(openVHDL"W

9、ORK*14Message0of1LocateinFloorplanEditorHelponMessage当前编译的程序文件没有放在指定文件夹内，所以系统找不到WORK工作库。第2页共5页五、VHDL程序设计：（15分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数六、根据原理图写出相应的VHDL程序：（15分）据选择器MUX的结构体。SEL(1:0)SEL00011011OTHERSCOUTAorBAxorBAandBAnorB“XX”Library ieee;Use mycir isPort ( din, clk : in std_logic;

10、Qout : out std_logic);End mycir;Architecture behave of mycir isSignal a, b, c;BeginQout <= c nand (a xor b);Process (clk)BeginIf clk event and clk = 1" thenA <= din;B <= A;C <= B;End if;End process;End behave;(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;UsemymuxisPort(sel:instd_lo

11、gic_vector(1downto0);-选择信号输入Ain,Bin:instd_logic_vector(1downto0);-数据输入Cout:outstd_logic_vector(1downto0);Endmymux;ArchitectureoneofmymuxisBeginProcess(sel,ain,bin)BeginIfsel=00"thencout<=ainorbin;Elsifsel=01"thencout<=ainxorbin;Elsifsel=10"thencout<=ainandbin;Elsecout<=ain

12、norbin;Endif;Endprocess;Endone;ArchitecturetwoofmymuxisBeginProcess(sel,ain,bin)BeginCaseseliswhen00"=>cout<=ainorbin;when01=>cout<=ainxorbin;when10"=>cout<=ainandbin;whenothers=>cout<=ainnorbin;Endcase;Endprocess;Endtwo;ArchitecturethreeofmymuxisBeginCout<=ainor

13、binwhensel=00"elseAinxorbinwhensel=01"elseAinandbinwhensel=10"elseainnorbin;Endthree;第3页共5页七、综合题：（20分）Endif;Endprocess;（一）已知状态机状态图如图a所示；完成下列各题:Process(c_st)00outa<=0101outa<=ina/=“1101ina=ina/=st0st3ina=“11ina=ina/=00；HI1111图a状态图ina=BeginCasecstisWhenst0=>ifina=00"thenn_

14、st<=st0;Elsen_st<=st1;st1ina/=st2outa<=1000out_a<="1100”；01图b状态机结构图1.试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。2.根据状态图，写出对应于结构图b,分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Libraryieee;UsemoorebisPort(clk,reset:instd_logic;Ina:instd_logic_vector(1downto0);Outa:outst

15、d_logic_vector(3downto0);Endif;Outa<=0101”;Whenst1=>ifina=00"thenn_st<=st1;Elsen_st<=st2;Endif;Outa<=1000”;Whenst2=>ifina=11"thenn_st<=st0;Elsen_st<=st3;Endif;Outa<=1100”;Whenst3=>ifina=11"thenn_st<=st3;Elsen_st<=st0;Endif;Outa<=1101”;Whenothers=

16、>n_st<=st0;Endcase;Endprocess;Endone;3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（制信号(out_a);Endmooreb;c_state）和输出控N川把Vai&5J0ns1.0us1.5us2.0us2.6us3Qis35us：40Lp1、1111111口inn解DurrertstateH：Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess

17、 (clk, reset)BeginIf reset =1'then c_st <= st0;Elsif clk'event and clk =1'then c_st <= n_st;1>国国reset elkIntiOwitaH 0H 0H 0B 1010Lmi至:口 ：X 2 X L X 口 X3工口 X z X)*一:IMO* ip 的 丫11。0，色oXi 口案1口0犬_1口10乂 1 口00*1 1面* 101 案1010 )0UtU 5 toXR X GE X 寸3 X Etu X Eti X第、LW 口)4.若状态机仿真过程中出现毛刺现象

18、，应如何消除；试指出两种方法，并简单说明其原理。方法1,添加辅助进程对输出数据进行锁存方法2,将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺方法3,使用状态位直接输出型状态机编码方式，其输出直接由当前状态输出，也没有毛刺第4页共5页（二）已知一个简单的波形发生器的数字部分系统框图如下图所示lentto_DA9.0图中lent、lrom都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity部分分别如下：ENTITYlentISPORT(clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(9DOWNTO0)；ENDlent;Libraryieee;UsemysgisPort(elk:instd_logie;To_da:outstd_logic_vector(9downto0);Endmysq;ArchitectureoneofmysqisSignaladdr:std_logic_vector(9downto0);ComponentlcntPort(clock:instd_logic;Q:outstd_logic_vector(9downto0);Endcomponent;ComponentlromPort(address