课程设计多路抢答器设计

1、课 程 设 计 报 告学生姓名:李宗博学 号：学 院:电气工程学院班 级:电自1116题 目:多路抢答器设计张光烈指导教师： 职称: 教授 2013年 9 月 9 日一、课程设计任务：1、本次课程设计的目的是：(1)、使学生对电子的一些相关知识有感性认识，加深电类有关课程的理论知识；(2)、掌握电子元件的焊接、电气元件的安装、连线等基本技能，培养学生阅读电气原理图和电子线路图的能力；(3)、在生产实践中，激发学生动手、动脑、勇于创新的积极性，培养学生严谨、认真、踏实、勤奋的学习精神和工作作风，为后续专业课程的学习打下坚实的基础。2、本次课程设计的内容和要求：多路抢答器设计内容：(1)、抢答开始

2、时，由主持人按下复位开关清除信号，用发光二极管作为输出显示信号标志。(2)、当主持人宣布“抢答开始”后，先按键者相应的发光二极管点亮；(3)、有人按键被响应的同时，应有信号发出去锁住其余几个抢答者的电路，不再接收其它信号，直到主持人再次清除信号为止。当达到限定时间时，发出声响以示警告。(4)、在电路中设计一个计时功能电路，要求计时电路按秒显示，最多时限为1分钟，当时间显示一旦到达59秒，下一秒系统自动取消抢答权，信号被自动清除，抢答重新开始。亦可倒计时显示。(5)、至少4路信号抢答设计。多路抢答器设计要求：(1)、按照设计指标的要求，完成所选题目仿真电路的设计；(2)、完成收音机的焊接和调试；

3、(3)、完成设计说明书（即设计报告）的书写。二、设计方案的原理及流程框图：设计方案的原理：该电路主要的芯片：编码器74LS148，译码器74LS138，锁存器74LS273。抢答开始时，74LS148的各引脚均输出高电平，EI端为低电平，处于允许输入状态，受编码器输出端的影响，芯片74LS273即锁存器的CLK端为低电平，即使得锁存器的输出端保持低电平，因此经或非门的影响，在某选手抢答成功前，“抢答显示灯”处于“亮”的状态，同时74LS160的ENP、ENT端处于高电平状态，使得计数器一直处于计数状态（最大到60秒），并在58秒时，计数器高电平触发蜂鸣器和发光二极管，若在有限的时间内，8位选手

4、均为抢答，则计数器达到60秒时，高位向ENP、ENT端输入低电平，使计数器保持在60秒，此时各位选手均处于禁止输入状态，直至主持人按下清零开关。当某位选手抢答成功时，编码器的输出端的某引脚为低电平，经过各个门电路的影响，锁存器的时钟信号CLK端为上升沿，此选手的“信息”被锁存，此时“选手序号显示器”显示该选手的序号，此时锁存器的输出端信号经过门电路“反馈”到时钟信号CLK端，使得CLK保持低电平，而编码器的EO端为高电平，经由门电路，反馈到EI端，EI端被置高电位，使其他的选手出去抢答禁止状态；而此时经由门电路输出的低电平使得“抢答显示灯”的电平实现了“高低”的转换，而计数器的ENP、ENT端

5、也被置为低电平，计数停止；锁存器输出端经过译码器74LS138的译码，使得对应的“选手显示灯”、蜂鸣器以及发光二极管被置于高电平。故有选手抢答时，“选手显示灯”以及发光二极管发光、蜂鸣器被激发、计数器停止计数、“选手抢答显示灯”熄灭。当选手抢答完成后，主持人端按下服务开关，抢答计数器的CLK端置低电平，答计数器清零，同时ENP、ENT端被置高电平，计数器处于可计数状态，与此同时，由于复位开关的影响，编码器的输出为高电平，锁存器的输出为低电平，经过门电路的影响，“选手抢答显示灯”被置高电平，再次被点亮；“选手显示灯”被置低电平，熄灭，同时蜂鸣器和发光二极管也从高电位转换到低电位，停止工作。故实现

6、了各个位置的复位功能。设计方案的流程图：主持人复位清零电路译码显示电路逻辑控制电路编码、锁存电路选手抢答电路序号显示电路三、设计过程中的主要器件：整个设计过程的主要芯片是加法计数器74LS160、优先编码器7 4LS148、锁存器74LS273、译码器74LS138以及数码管等器件。以下介绍设计过程中的主要芯片(1)、选手的抢答过程的完成主要依靠优先编码器74LS148来完成：（管脚图）上图为有限编码器74LS148的管脚图。74LS148 为 8 线3 线优先编码器，共有 54/74148 和 54/74LS148 两种线路结构型式， 将 8 条数据线（07）进行 3 线(4-2-1)二进制

7、（八进制）优先编码，即对最高位数据线进行译码。 利用选通端（EI）和输出选通端（EO）可进行八进制扩展。14、1113编码输入端(低电平有效)5选通输入端(低电平有效)6、7、9三位二进制编码输出信号即编码输出端(低电平有效)15片优先编码输出端即宽展端(低电平有效)14选通输出端，即使能输出端（芯片管脚说明）（真值表）编码器74LS148各个引脚之间可同时输入，但是它会自动地根据各引脚之间的优先级别进行编译，保证了抢答工作的有序进行。(2)、计时工作的完成主要依靠芯片加法器74LS160来完成：（管脚图）74LS160是十进制异步加法计数器。上图是它的管脚图，其中CR端是异步清零端，LD端是

8、预置数控制端，D0D3是预置数据输入端，CTTCTP是计数使能端，CO是进位输出端（CO= Q1Q2Q3Q4·CTT）。输入输出CRLDCTTCTPCPD3D2D1D0Q1Q2Q3Q40××××××××000010××D3D2D1D0D3D2D1D011×0×××××保持110××××××保持1111××××计数（芯片真值表）由

9、此可知，74LS160具有以下功能：a 异步清零。当CR=0时，无论其他各输入端的状态如何，计数器输出均被直接置“0”，成为异步清零；b 同步预置数。当CR=1，LD=0且在时钟脉冲CP上升沿作用时，计数器将D3 D2 D1 D0同时置入Q1Q2Q3Q4，使D3 D2 D1 D0= Q1Q2Q3Q4，由于置数操作要与CP上升沿同步，所有称为同步预置数；c 保持（禁止）。CR =LD=1且CTP CTT=0时，不论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）；d 计数。LD=CR= CTP =CTT=1时，74LS160处于计数状态。(3)、抢答电路的锁存功能由锁存器74LS273

10、来完成：（管脚图）74LS273是带有清除端的8D触发器，只有在清除端保持高电平时，才具有锁存功能，锁存控制端为11脚CLK，采用上升沿锁存。 CPU 的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK 端相连。74LS273是一种带清除功能的8D触发器， 1D8D为数据输入端，1Q8Q为数据输出端，正脉冲触发，低电平清除，常用作8位地址锁存器。该芯片的功能如下：a、1管脚是复位输入端CLR，低电平有效，当1脚是低电平的时候，2（Q1）、5(Q2)、6(Q3)、9(Q4)、12(Q5)、15(Q6)、16(Q7)、19(Q8)全部输出0，即全部复位；b、当1管脚是高电平的时候

11、，11（CLK）是锁存控制端，并且是上升沿触发锁存，每当11管脚有一个上升沿信号，立即锁存输入脚3、4、7、8、13、14、17、18的电平状态，并且立即呈现在输出脚2（Q1）、5(Q2)、6(Q3)、9(Q4)、12(Q5)、15(Q6)、16(Q7)、19(Q8)上。(4) 、“选手抢答显示灯”的显示主要依靠译码器74LS138来完成（管脚图）工作原理：当一个选通端（E1）为高电平，另两个选通端（(/E2)和/(E3)）为低电平时，可将地址端（A0、A1、A2）二进制编码在Y0至Y7对应的输出端以低电平译出。比如：A2A1A0=110时，则Y6输出端输出低电平信号。利用 E1、E2和E3可

12、级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。可用在8086的译码电路中，扩展内存。（芯片真值表）(5)、整个电路图总的零件清单：原件编号型号数量U4、U774LS160N2U174LS148N1U274LS273N1U1374LS138N1U11、U25、U6、U27、U22、U24AND5U12、U5NAND2U29OR1U3、U23NOR2U14、U15、U16、U17、U18、U19、U20、U21NOT8PB_DPST9J1SWITCH1U8、U9、U10DCD_HEX3U26、U28B

13、UZZER2-LED2R1RESISTOR1-PROBE_GREEN8-PROBE_RED1四、综合逻辑电路图总的逻辑电路图如下所示：部分电路： 计数器电路优先编码电路选手序号显示电路调试运行电路（以4号为例）：五、仿真调试过程中遇到的问题此次课程设计完全是个人参与完成，再者，加上自己的基本功不扎实，很多东西都需要从头开始学习实践以加深了解。在设计过程中遇到了很多问题：(1)、因为该设计是8路抢答器，所以数码管必须能显示“18”8个数字，同时，由于存在清零功能，所以还必须能显示“0”。问题：由于优先编码器74LS148N只有三个输出端，所以连接在锁存器74LS273N上的数码管只能显示“07”

14、，虽然可以将选手分别定义为“0号7号”，但是由于清零功能的存在，就使得0号选手的序号显示与清零功能的实现相悖，只能将选手定义为“1号8号”。解决方法：由于只有当数码管上显示“8”时，最高位才是高电平“1”，其他三位为低电平“0”，只要其他三位有高电平“1”存在，高位就是低电平“0”，所以将优先编码器的三位输出“与非”处理作为锁存器的高位输入；但是这时又遇到了问题当无人抢答时，锁存器的输出端直接显示“8”即：清零时，数码管的高位也为“1”。当在清零状态下时，编码器的三位输出为高电平“1”，8号输入端D7为高电平“1”，这时锁存器的4D输入端需要为“0”；当8号选手抢答即D7为低电平“0”，编码器

15、的三位输出为高电平“1”，这时锁存器的4D输入端需要为高电平“1”。所以在上述前提下，将编码器的“8号选手输入”也与三位输出“与非”作为锁存器的高位输入。(2)、锁存器的时钟信号CLK一旦有一个上升沿，就锁存输入过来的信号，因此清零结束后，CLK的电平必须是低电平“0”。问题：当有选手抢答时，优先编码器的输出端既有“0”输出，这时就要给CLK一个上升沿，所以将三位输出端“与非”处理。但是这时遇到了一个问题，当选手没有抢答即编码器的8位输入都为高电平“1”和7号选手抢答即编码器的D0输入低电平“0”时，编码器的三位输出都为高电平“1”，这就使得即使7号抢答，CLK也不会有上升沿，导致锁存器不会“

16、接受”7号选手的脉冲信息，数码管上也就不会显示“7”这个数字。解决办法：选手的信息对于锁存器74LS273N是否“有效”，其实最终取决于时钟信号CLK，也就是选手的输入信息是否能使CLK出现上升沿。当7号选手及其他选手均没有抢答时（此时7号的输入端D0为“0”），编码器的三位输出都为高电平“1”，此时要使CLK为低电平“0”；当7号选手抢答时（此时7号选手的输入端D0为“1”），编码器的三位输出仍旧为高电平“1”，但是此时需要时钟信号CLK为“1”即有上升沿。从以上这个条件可以知道，将7号的输入端D0与编码器的三位输出“与非”处理作为时钟信号即可满足以上结论。(3)、EI是编码器的使能端，当E

17、I端为“0”时，八位选手才能抢答，否则，禁止抢答。问题：有第二个问题中已经讲明，为了解决问题(2)，将7号选手的输入端与编码器的三位输出端经与非门处理后作为锁存器的时钟电路，使得7号选手端的输入直接“跨过了”使能端，不受任何限制，因此这就导致了一个问题即便有一位除7号以外的选手已经抢答成功，只要7号选手按下抢答器，数码管上仍旧显示“7”。解决方法：EI使能端决定着优先编码器是否能接受8位选手的抢答信号，但是并不能决定数码管上是否能显示选手的序号，也就是说：虽然7号选手的信号在其他选手之后仍旧被编码器接受编码了，但是这并不意味着锁存器可以锁存这个信号，此时要看锁存器的CLK是否为上升沿，如果在其他选手抢答完成后，即使7号选手端有输入，我们也能一直保持CLK端为低电平，那么也可以清除7号选手对其他选手的干扰。这时注意到，当无人抢答时，数码管的四位输入都为低电平“0”，当有人抢答时，数码管的四位输入至少有一位是高电平“1”，因此，可以采取这种措施：将数码管的四位输入经与非门处理，然后再将其与“优先编码器的三位输出与7号选手端的输入与非后的结果”以及主持人清