用状态机实现序列检测器的设计

1、1. 掌握基于语言的ISE设计全流程；实验三：用状态机实现序列检测器的设计1、 实验目的2. 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。3. 掌握基于语言的ISE设计全流程；4. 熟悉、应用VerilogHDL描述数字电路；2、 实验原理与设计过程（1） 实验内容：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测

2、过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“b”。（2） 本次实验的核心是：应用有限状态机的设计思路，检测输入的串行数据是否是8b11100101。根据下载电路板的资源，拟用SW3-SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块），一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”11100101”，显示A，否则显示b（系统需要设计一个7段数码

3、显示译码器模块），为了显示可控，清晰，拟用V16,D18实现时钟，复位信号的输入。（3） 设计参考：本实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成：a) 系统共包括4个模块：并行数据转串行数据模块、串行检测模块、数码管显示模块、消抖模块。由于需要用按键V16作为时钟输入，为保证实验效果，调用实验二中应用的消抖模块，对时钟clk输入信号进行消抖。b) 对于并行数据转串行数据模块输入输出端口说明：i. clk-系统时钟，由按键V16通过消抖模块后提供。ii. din8-8bits输入数据，需在时钟控制下，串行输出。iii. reset-系统复位信号，当reset=1b1时，系统

4、输出复位，否则系统正常工作。iv. din-1bit输出信号。该并行模块的设计如下：module xulie_u1(clk,din8,reset,din );input clk;input7:0 din8;input reset;output din;parameter s0 = 3'b000, s1 = 3'b001, s2 = 3'b010, s3 = 3'b011, s4 = 3'b100, s5 = 3'b101, s6 = 3'b110, s7 = 3'b111;reg2:0 cur_state,next_state;r

5、eg din;always (posedge clk or posedge reset) if(reset) cur_state <= s0; else cur_state <= next_state;always (cur_state or din8 or din )begin case (cur_state) s0 : begin din <= din87; next_state <= s1; end s1 : begin din <= din86; next_state <= s2; end s2 : begin din <= din85; ne

6、xt_state <= s3; end s3 : begin din <= din84; next_state <= s4; end s4 : begin din <= din83; next_state <= s5; end s5 : begin din <= din82; next_state <= s6; end s6 : begin din <= din81; next_state <= s7; ends7 : begin din <= din80; next_state <= s0; end default : beg

7、in din <= 1'b0; next_state <= s0; endendcaseendendmodule（4） 对于串行检测模块其输入输出端口说明如下：a) din-1bit的串行输入数据b) clk-同步输入时钟c) clr -异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作d) AB-4bits数据，如果系统检测到8b11100101的串行输入，AB=4b1010，否则，AB=4b1011.e) 其设计代码如下：module schk_u2(din,clk,reset,AB);input din;input clk;input reset;outpu

8、t3:0 AB;reg3:0 AB;reg3:0 current_state,next_state;parameter st0=4'b0000,st1=4'b0001,st2=4'b0010,st3=4'b0011,st4=4'b0100,st5=4'b0101,st6=4'b0110,st7=4'b0111,st8=4'b1000;always (posedge clk or posedge reset)beginif(reset)current_state<=st0;elsecurrent_state<=n

9、ext_state;endalways (current_state or din)begincase(current_state)st0:begin AB<=4'b1011; next_state<=(din=1)?st1:st0;endst1:begin AB<=4'b1011; next_state<=(din=1)?st2:st0;endst2:begin AB<=4'b1011; next_state<=(din=1)?st3:st0;endst3:begin AB<=4'b1011; next_state&l

10、t;=(din=0)?st4:st3;endst4:begin AB<=4'b1011; next_state<=(din=0)?st5:st1;endst5:begin AB<=4'b1011; next_state<=(din=1)?st6:st0;endst6:begin AB<=4'b1011; next_state<=(din=0)?st7:st1;endst7:begin if(din=1)begin AB<=4'b1010;next_state<=st8;endelsebegin AB<=4&#

11、39;b1011;next_state<=st0;endendst8:begin AB<=4'b1011; next_state<=(din=1)?st1:st0;endendcaseendendmodule（5） 其中最后的LED驱动模块不做过多说明，只是简单的设计如下：module decled7s_u3(AB,led7 ); input3:0 AB; output6:0 led7; reg6:0 led7; wire3:0 AB; initial led7=7'b0000000; always (AB) begin case(AB) 4'b101

12、0:led7<=7'b1110111; 4'b1011:led7<=7'b1111100; default:led7<=7'b0111111; endcase endEndmodule·（六）最终加入消抖模块综合结果如下：(7) 综合模块代码：module XULIEQI(clk_50M,clk1,reset,din8,led7 );input clk_50M,clk1;input reset;input 7:0 din8;output 6:0 led7;wire 3:0 AB;wire din,clk;debounce_module

13、 u1(clk_50M,reset,clk1,clk);xulie_u1 u2(clk, din8, reset, din);schk_u2 u3(din,clk,reset,AB);decled7s_u3 u4(AB,led7);endmodule3、 实验仿真（1） 根据实验过程综合程序结果：（2） 实验引脚约束文件如下：NET "clk1" LOC = "V16" |PULLDOWN ;NET "clk_50M" LOC = "C9" ;NET "din80" LOC = "D7

14、" ;NET "din81" LOC = "C7" ;NET "din82" LOC = "F8" ;NET "din83" LOC = "E8" ;NET "din84" LOC = "L13" ;NET "din85" LOC = "L14" ;NET "din86" LOC = "H18" ;NET "din87" LOC

15、 = "N17" ;NET "led70" LOC = "D5" ;NET "led71" LOC = "C5" ;NET "led72" LOC = "B6" ;NET "led73" LOC = "E7" ;NET "led74" LOC = "F7" ;NET "led75" LOC = "A4" ;NET "led76" LOC = "B4" ;NET "reset" LOC = "D18" ;NET "clk1" CLOCK_DEDICATED_ROUTE=FALSE;（3） 并行模块的时序仿真情况为：（4） 串行检测模块的相应仿真：四、思考题本次实验的设计代码表达的是Moore类型的状态机它的输出信号仅与当前的状态有关，与当前的输入无关。reset=0时，当