利用按键开关控制液晶显示器进行十六进制数字显示说明书 - 图文-

1、中北大学课程设计说明书学生姓名:张又木学号: 0906044112学院: 电子与计算机科学技术学院专业: 电子科学与技术题目: 利用按键开关控制液晶显示器进行十六进制数字显示指导教师:焦新泉职称: 讲师2012 年 6 月 20 日目录1、课程设计目的 (22、课程设计内容和要求 (22.1、设计内容 (22.2、设计要求 (23、设计方案及实现情况 (23.1、设计思路 (23.2、工作原理及框图 (23.3、各模块功能描述 (43.4、仿真结果 (153.5、实验箱验证情况 (174、课程设计总结 (185、参考文献 (181、课程设计目的1.学习操作数字电路设计实验开发系统,掌握液晶显示

2、模块的工作原理及应用。2.掌握组合逻辑电路、时序逻辑电路的设计方法。3.学习掌握可编程器件设计的全过程2、课程设计内容和要求2.1、设计内容1.学习掌握按键开关控制模块、液晶显示模块的工作原理及应用;2. 熟练掌握VHDL编程语言,编写按键开关控制模块的控制逻辑;3. 仿真所编写的程序,模拟验证所编写的模块功能;4. 下载程序到芯片中,硬件验证所设置的功能,能够实现十六进制数字的显示;5. 整理设计内容,编写设计说明书。2.2、设计要求1.本课程设计说明书。2.VHDL源程序及内部原理图。3.该设计可以在实验箱上正常工作并演示。3、设计方案和实现情况3.1、设计思路对于这个题目,首先对试验箱上

3、的时钟频率进行降频,因为试验箱上的时钟频率很高,而液晶系统并不需要很高的时钟频率,并且低频时钟更加有利于消抖功能的实现,其次对所使用的按键进行消抖处理,然后将消抖处理后的按键信号直接送入按键计数模块进行计数,再将按键计数模块的计数结果送往译码显示模块,严格按照液晶OCMJ的显示时序将要显示的数据的行坐标,列坐标和数据对应的在BUSY信号不为高的情况下,通过数据线送出,然后在REQ信号线上送出一个高脉冲,将数据显示在液晶OCMJ上。3.2、工作原理及框图总体工作原理:在经过分频的时钟信号的驱动下,利用按键计数模块对进行了消抖处理后的按键信号进行计数,然后将计数数据送给译码液晶显示模块,进而驱动液

4、晶屏幕进行数据的显示。系统总体原理图如图1所示。 图1 系统总体原理图液晶显示器工作原理: OCMJ中文模块系列液晶显示器内含 GB 2312 16*16点阵国标一级简体汉字和 ASCII8*8(半高及8*16(全高点阵英文字库,用户输入区位码或 ASCII 码即可实现文本显示。OCMJ中文模块系列液晶显示器可以实现汉字、ASCII 码、点阵图形和变化曲线的同屏显示,并可通过字节点阵图形方式造字。由于显示的是十六进制数字,故只须掌握接口协议和其中一条用户命令。接口协议为请求/应答(REQ/BUSY握手方式。应答BUSY 高电平(BUSY =1表示 OCMJ 忙于内部处理,不能接收用户命令;BU

5、SY 低电平(BUSY =0表示 OCMJ 空闲,等待接收用户命令。发送命令到 OCMJ可在BUSY =0 后的任意时刻开始,先把用户命令的当前字节放到数据线上,接着发高电平REQ 信号(REQ =1通知OCMJ请求处理当前数据线上的命令或数据。OCMJ模块在收到外部的REQ高电平信号后立即读取数据线上的命令或数据,同时将应答线BUSY变为高电平,表明模块已收到数据并正在忙于对此数据的内部处理,此时,用户对模块的写操作已经完成,用户可以撤消数据线上的信号并可作模块显示以外的其他工作,也可不断地查询应答线BUSY是否为低(BUSY =0?,如果BUSY =0,表明模块对用户的写操作已经执行完毕。

6、可以再送下一个数据。液晶显示器显示8X8ASCII字符命令:格式:F1 XX YY AS该命令为4字节命令(最大执行时间为0.8毫秒,Ts2=0.8mS,其中XX:为以ASCII码为单位的屏幕行坐标值,取值范围00到0F、04到13、00到13;YY:为以ASCII码为单位的屏幕列坐标值,取值范围00到1F、00到3F、00到4F;AS:坐标位置上要显示的ASCII 字符码。OCMJ液晶控制时序图如图2所示:3.3、各模块功能描述说明书要求:图2 OCMJ液晶控制时序图3.3、各模块功能描述总原理图如图3所示: 图3 总原理图模块一:分频模块 图4 分频模块符号利用VHDL语言生成的分频符号如

7、图4所示,clk和rst分别是输入的时钟信号引脚和复位引脚,clkout是分频后的时钟输出引脚。本模块使用13位计数常量分频,可以将试验箱上1.25MHZ的时钟频率降到150HZ左右,这足以驱动液晶工作。代码如下:library ieee;entity fenpin isport( clk,rst:in std_logic;clkout:out std_logic;end fenpin;architecture fenpin_behave of fenpin issignal inclk : std_logic_vector(12 downto 0;signal inner : std_log

8、ic;beginprocess(clk,rstbeginif rst = '0' theninclk <= "0000000000000"inner <= '0'inner <= not inner; -当inclk加满的时候,inner取反inclk <= inclk + 1;elseinclk <= inclk + 1;end if;end if;end process;clkout <= inner;end fenpin_behave;模块二:消抖模块 图5 消抖模块符号利用VHDL语言生成的按键消抖

9、模块符号如图5所示,clk和rst分别是时钟信号引脚和复位引脚,din是按键的输入信号,直接连接在试验箱的按键上,dout是经过消抖处理后的输出引脚。本模块采用状态机实现,共八个状态,当din信号为低的时候,状态机才会向下传递状态,否则重新回到状态0,也就是说当有按键按下的时候,需要低电平信号持续八个时钟周期,才能算是一个信号输入。由于本系统的时钟频率是150HZ,经过计算,每次按键必须持续大约50ms才算有效,如果din信号持续为低电平,那么输出端每隔约50ms,输出一个低脉冲。代码如下:library ieee;entity key_xd isport( clk,rst,din :in s

10、td_logic;dout :out std_logic;end entity;architecture rtl of key_xd istype xd_state is (s0,s1,s2,s3,s4,s5,s6,s7;signal pre_s,next_s:xd_state;beginpcs0:process(rst,clkbeginif rst = '0' thenpre_s <= s0;elsif clk'event and clk = '1' then -每次时钟来临,把next_s给pre_s pre_s <= next_s;el

11、senull;end if;end process pcs0;pcs1:process(pre_s,next_s,dinbegincase pre_s iswhen s0 =>dout <= '1' -dout置高,确保到不为低电平if din = '1' thennext_s <= s0; -如果din=1,那么返回起始状态elsenext_s <= s1; -如果din=0,那么进入下一个状态end if;when s1 => -状态s1到s6同上dout <= '1'if din = '1'

12、; thennext_s <= s0;elsenext_s <= s2;end if;when s2 =>dout <= '1'if din = '1' thennext_s <= s0;elsenext_s <= s3;end if;when s3 =>dout <= '1'if din = '1' thennext_s <= s0;elsenext_s <= s4;end if;when s4 =>dout <= '1'if din = &

13、#39;1' thennext_s <= s0;elsenext_s <= s5;end if;when s5 =>dout <= '1'if din = '1' thennext_s <= s0;elsenext_s <= s6;end if;when s6 =>dout <= '1'if din = '1' thennext_s <= s0;elsenext_s <= s7;end if;when s7 =>dout <= '0'i

14、f din = '1' then -若din=1,回到起始状态next_s <= s0;Else -若din=0,回到s1状态,进入循环next_s <= s1;end if;end case;end process pcs1;end rtl;模块三:计数模块 图6 计数模块符号利用VHDL语言生成的计数模块符号如图6所示,key和rst分别是按键输入引脚和复位引脚,dout是计数结果输出引脚。本模块采用基本的计数原理,即每当key来一个上升沿,做为缓冲的内部四位二进制信号inclk自增一,最后将inclk给到dout。代码如下: library ieee;enti

15、ty cnt isport( key,rst :in std_logic;dout :out std_logic_vector(3 downto 0;end cnt;architecture cnt_behave of cnt issignal inclk: std_logic_vector(3 downto 0;beginprocess(key,rstbeginif rst = '0' theninclk <= "0000"elsif key'event and key='0' then -每次来一个下降沿,inclk加一in

16、clk <= inclk + 1;end if;end process;dout <= inclk;end cnt_behave;模块四:译码及显示模块 图7 译码及显示模块符号利用VHDL语言生成的译码及显示模块符号如图7所示,clk和rst分别是时钟输入引脚和复位引脚,busy是来自液晶的握手信号,din是需要显示的十六进制数据,req是向液晶发出的握手信号,dout是向液晶发出要显示的数据的信息的引脚。本模块采用状态机来实现,严格按照液晶的时序图经过判断busy信号不为高的情况下向液晶依次输出ASCII码命令字,行坐标,列坐标以及经过译码得到的ASCII码,然后再从req 输

17、出一个高脉冲。从而驱动液晶屏幕工作。代码如下:library ieee;entity disply is -实体说明port( clk,busy,rst:in std_logic;din:in std_logic_vector(3 downto 0;req:out std_logic;dout:out std_logic_vector(7 downto 0;end disply;architecture disply_arch of disply istype ztstate is(st0,st1,st2,st3,st4,st5,st6,st7,st8,st9,st10,st11,st12,s

18、t13,st14;signal state: ztstate;Begin -结构体说明process(rst,clkbeginif rst='0' then -复位信号req <= '0'state <= st0;dout <= "ZZZZZZZZ"elsif clk'event and clk = '1' thencase state iswhen st0=>dout <= "11110100" -清屏命令字req<='0'state<=s

19、t1;when st1=> -req输出一个高脉冲req<= '1'state<=st2;when st2=>req<= '0'state<=st3;when st3=>if busy = '0' thendout <= "11110001" -写ASCII命令字req<='0'state<=st4;elsestate<=st3;end if;when st4=>req<= '1'state<=st5;when

20、st5=>req<= '0'state<=st6;when st6=> -写列坐标if busy='1' thenstate<=st6;elsedout <= "00001111"req<='0'state<=st7;end if;when st7=>req<='1'state<=st8;when st8=>req<= '0'state<=st9;when st9=> -写行坐标if busy='1

21、' thenstate<=st9;elsedout <= "00000001"req<='0'state<=st10;end if;when st10=>req<='1'state<=st11;when st11=>req<= '0'state<=st12;when st12=>if busy='1' thenstate<=st12;elsecase din is -根据输入写ASCII码when "0000"

22、=>dout <= "00110000"when "0001" =>dout <= "00110001"when "0010" =>dout <= "00110010"when "0011" =>dout <= "00110011"when "0100" =>dout <= "00110100"when "0101" =>dout

23、<= "00110101"when "0110" =>dout <= "00110110"when "0111" =>dout <= "00110111"when "1000" =>dout <= "00111000"when "1001" =>dout <= "00111001"when "1010" =>dout <= &quo

24、t;01000001"when "1011" =>dout <= "01000010"when "1100" =>dout <= "01000011"when "1101" =>dout <= "01000100"when "1110" =>dout <= "01000101"when "1111" =>dout <= "01000110

25、"when others =>dout <= "00000000"end case;req<='0'state<=st13;end if;when st13=>req<='1'state<=st14;when st14=>req<= '0'state<=st3; when others=> state<=st0; end case; end if; end process; end disply_arch; 3.4、仿真结果 1.分频器仿真如图 8 所示： 图 8 分频器功能仿真波形图 2.消抖模块仿真如图 9 所示： 图 9 消抖模块功能仿真波形图 说明：通过仿真可以看出，当按键时间适当的时候，dout 端出现了一个低脉冲，而当按 键时间过短的时候，此时 din 输入的低脉冲被当作毛刺，而持续按键的时候，dout 会出现连 续规律的低脉冲。这种消抖方式比