计算机组成原理武汉大学2009级期末考试试题B类B卷答案

1、武汉大学计算机学院2010-2011学年第一学期2009级计算机组成原理 期末考试试题B类B卷(闭卷)学号_ 班级 _ 姓名_ 成绩_一、单项选择题（每小题2分，共20分）1、机器运算发生溢出的根本原因是 _。A数据的位数有限 B运算中将符号位的进位丢弃C运算中将符号位的借位丢弃 D数据运算中的错误2、在Cache更新时，把数据同时写入Cache和主存的策略是 _。A写直达 B写回法C按写分配法 D不按写分配法 3、层次化存储器结构的设计是依据 _ 原理。A存储器周期性 B存储器强制性 C访存局部性 D容量失效性4、在虚拟存储器中为了提高主存的命中率，可以采取的措施是 _。A增大主存容量 B增

2、大辅存容量C增大Cache容量 D将LRU算法改为FIFO算法5、以下错误的叙述是 _。ARAID0采用镜像盘 BRAID1采用磁盘镜像CRAID2采用海明码校验 DRAID3采用奇偶校验6、在采用增量方式的微指令中，下一条微指令的地址 _。A在微指令计数器中 B在微指令寄存器中 C在程序计数器中 D在本条微指令的顺序控制字段中7、垂直型微指令的特点是 _。A微指令格式垂直表示 B控制信号经过编码 C采用微操作码 D多层次表示8、组合逻辑控制器中，微操作信号的形成主要与 _信号有关。A指令操作码 B指令译码信号和时钟C指令地址码 D状态信号与条件9、通道处理器不具备_功能。A中断 BDMAC程

3、序控制 D数据运算10、硬盘的输入输出适合采用 _方式。A程序查询 B程序中断 CDMA DIOP二、运算方法与运算器分析题（共20分）一种（7，4）海明码的定义为：由4个信息位 按以下模2加法运算方式构成3个校验位：将这些信息位和校验位构成码字w，即1、（10分）计算相应的（7，4）海明码的全部码字。2、（10分）用组合逻辑设计一个海明码的编码器和译码器。三、指令系统与控制器设计题（共20分）某一单流水线处理机，包含取指、译码、执行3个功能段。取指、译码各需1T；在执行段，MOV操作需2T，ADD操作需3T，MUL操作需4T；各操作在1T内取数，在最后1T写结果。执行下面程序后按要求分析指令

4、流水线的功能。k：MOV R1,R0 ；R1 (R0) k+1：MUL R0,R2,R1 ；R0(R1)*(R0) k+2：ADD R0,R2,R1 ；R0(R2)+(R3)1、（5分）设计并画出流水线功能段的结构图。2、（10分）考虑指令数据相关性，设计并画出指令执行过程流水线的时空图。3、（5分）为了加快速度，可以采取那些改进措施。四、存储系统与存储结构分析题（共20分）某计算机的主存Cache存储器层次采用组相联映射方式，字块大小为64字。Cache存储器容量为32字块，按4字块分组，主存储器容量为1024字块。问：主存地址共需多少位? 主存地址字段如何划分，各需多少位? 假设Cache

5、存储器起始时为空，CPU从主存单元0，1，2，3071依次读出3072个字，采用LRU(近来最少使用)替换算法，求命中率。五、输入输出系统设计题（共20分）在一个8级中断系统中，硬件中断响应从高到底优先顺序是：12345678， 设置中断屏蔽寄存器后，中断响应的优先顺序变为13572468。1、屏蔽码应如何设置？2、如果CPU在执行一个应用程序时有5、6、7、8级4个中断同时到达，CPU在按优先顺序处理到第3个中断请求的过程中又有一个3中断请求到达CPU，试画出CPU响应这些中断的顺序示意图。参考答案一、单项选择题（每小题2分，共20分）1、A 2、A 3、C 4、A 5、A 6、A 7、C

6、8、B 9、D 10、C 二、运算方法与运算器分析题（共20分）1、相应（7，4）海明码的全部码字如下：2、海明码的编码器和译码器如下：三、指令系统与控制器设计题（共20分）解：（1）（5分）功能段结构图如下：（2）（5分）k+1指令取数(R1)与k指令数据相关，需延时一个时钟周期，k+2指令取数需延时一个时钟周期，写数(R0)与k+1指令数据相关，需延时一个时钟周期。取指译码取数加写入取指译码取数MULMUL写入取指译码取数写入（3）（5分）可以采取改进措施：软件处理：编译优化时，取消k+1条指令，因为该条指令无作用。硬件处理：在取数相关时将上一条指令在写入前的数据直接取来，需要增加一条通道。四、存储系统与存储结构分析题（共20分）解：主存储器容量为1024字块，需10位表示；字块大小为64字，需6位表示，所以主存地址共需16位。主存地址字段划分为块标记、组号、组内块号和块内地址。Cache存储器容量为32字块，按4字块分组，组内块号为2位，共8组，所以组号为3位，块内地址为6位。因为主存地址16位，所以块标记为163265位。15 11 10 9 8 6 5 0块标记组内块号组号块内地址主存地址格式为： 主存单元0，1，2，3071，按64字为一块共48块，块号为047；Cache主存的映射关系如图。从主存单元依次读出3072个字，相当于依次读出48个块。每次读块的