浅谈HDTV图像数据结构变换的数学模型与电路实现

1、浅谈HDTV图像数据结构变换的数学模型与电路实现    核心提示：中文摘要：本文将介绍一种适用于 MPEG- 2标准 MPH- 144 0级数字 HDTV图像的数据结构变换数学模型及电路的实现方法 .该模型与电路已被成功地应用于我国第一台数字高清晰度电视功能样机中 刘开华, 国澄明, 秦好亮(天津大学电子信息工程学院, 天津 300072)摘要.中文摘要：本文将介绍一种适用于 MPEG- 2标准 MPH- 144 0级数字 HDTV图像的数据结构变换数学模型及电路的实现方法 .该模型与电路已被成功地应用于我国第一台数字高清晰度电视功能样机中 &

2、#160;   刘开华, 国澄明, 秦好亮 (天津大学电子信息工程学院, 天津 300072) 摘要: 本文将介绍一种适用于M PEG22 标准M PH 21440 级数字HD TV 图像的数据结构变换数学模型及电路的实现方法. 该模型与电路已被成功地应用于我国第一台数字高清晰度电视功能样机中. 关键词: 高清晰度电视; 图像数据结构; 数学模型; 电路 数字高清晰度电视 (H igh D efin it ion T elevision,简称 HD TV ) 解码后的图像数据在显示输出之前, 需将按宏块排列的解码数据结构变换成按光栅扫描顺序排列的数据结构. 本文将介绍一种实

3、现方法. 1视频解码器的特点及其输出数据结构 “高清晰度电视功能样机系统研究开发工程”. 根据项目的要求, 其视频解码器所处理的是符合M PEG2 2, ISO ?IEC1381822 视频标准中M P H 21440 级图像 数据. 其每帧图像有效行是 1 152; 每行像素为: 亮度 1440 点, 色度 720 点 (符合 420) , 每秒 25 帧. 实时显示的数据传输量达 1 440 列×1 152 行×115×25 帧?秒 62 M 字节?秒.由于本项目视频解码器采用九块子核心解码板并行工作的方案, 每块板负责按水平方向平均划分的 1? 9 图像解码

4、任务并将解码后的数据以宏块为单位按 输出时, 其伴随的?EN (数据使能) 信号变为低电平, 且时钟信号CL K 的上升沿对应数据有效. 所以要求帧存器能接收来自九块子核心解码板同时发来的图像数据并将按宏块排列的像素数据调整为光栅扫描像素结构; 缓存后按照正确的显示顺序 (完成帧序重排) 将图像逐帧传输给数字视频后处理器. 编码结构的一帧像素数据排列如图 1 所示.核心解码器 按宏块排列的一帧图像像素数据 像素第一条第二条? ? ? ? ? ? ?第九条? ? ? ? ? 图 1编码格式的像素数据结构 这里的主要问题之一是面对 9 条 8 位数据线并行传输, 或因控制电路复杂; 或因存取速度太

5、快 (要想接收同时到来的 9 个数据, 只能采用分时存取的办法, 这样每个数据只有 10 n s 的存取时间, 这是当时普通存储器存取速度所不能满足的) 很难实现由统一的存储器组成帧存器来接收数据. 为了简化电路设计、提高成功的把握, 我们将帧存器也分为九部分, 每部分负责接收一块子核心解码板的信号.基金项目: 国家科委重大产业工程项目“HD TV 功能样机系统研究开发工程”资助项目 (962B06201207).作者简介: 刘开华 (1956- ) , 男, 博士, 副教授.转载由视频后处理电路要求帧缓存电路以 Y、U、V 信 号并行形式输出数据的特点, 采用将 Y、U、V 信号分 块存储的

6、方式, 六片 64 K 字节RAM 洽能满足 1?9 帧帧存器的需要. 其中 Y 分量占用四片; U、V 分量按行复用, 占用两片. 每片 RAM 构成 512 列×128 行结构. 考虑控制电路简化的要求、功能扩展的需要 (如图像格式由 1 440×1 152 改为 1 920×1 152, 即M PHL 级图像) 和项目实际情况, 每行 512 列存储单元的前 360 列 (1 440 列 Y 信号的 1?4, 或 720 列U、V 信 号的 1?2) 用于存储像素数据, 其余备用. 帧存器数据 输出采用 Y、Y、UV 并行 24 位总线方式.为满足帧存器轮流

7、输出的需要 (输出端四个 Y 信 号存储器复用两条数据线) , Y 分量要交错存入 由于帧存器的输出采用多媒体视频处理器地址产生 SR T 事件, 帧存器如要实现在隔行模式下在一行中U 或V 信号还要交错存入UV 1 和UV 2 中.帧存器中数据的结构如图 2 所示.根据以上分析, 我们决定通过设计帧存器RAM的特殊地址发生器, 在接收解码器发来数据并缓存入立象素数据结构之间变换的数学模型, 然后根据模型设计硬件电路. 下面将给予详细介绍.从图 1 可见, 一帧图像被分成九条, 每条包括 8 个 中的号码表示编码时一帧图像中宏块的顺序号, 同时 它所在的位置也是该宏块在光栅扫描格式中应处的位置

8、. 由于 9 个核心解码器同步工作, 其输出数据的结构一样. 所以对九部分RAM 存储器来说, 它们接收子核心解码器数据时地址的变化规律也应一样, 可以用一个地址发生器同时控制九部分RAM 存储器. 该特点使得我们只要找出对应一块子核心解码板数据的地址变化规律, 并按此规律设计地址发生器将解码板发来的数据存入各RAM 中去即可完成编码宏块像素结构到光栅扫描像素结构的转换.按规定核心解码器在一帧中发送数据是均匀的,并由数据时钟和使能信号控制数据的数目. 每帧数据应在一帧时间内全部传完, 所以可利用帧同步信号?帧数据来临时, 发生器从第一个宏块起提供变换地址. 图 2RAM 中Y、U、V 数据结构

9、 由图 1 可知, 各宏块相应象素之间仅差一个地址偏移量. 所以我们可将数据结构变换规律的分析分为宏块内和宏块外两步进行. 其中宏块内变换负责完成每个宏块内部数据的排序转换, 宏块外的变换负责地址偏移量的计算, 从而可完成全部变换.6 块 RAM 共用一条地址总线, 由片选信号负责轮流选通. 存入 Y 信号与存U、V 信号的 RAM 地址变化规律的不同, 可通过地址切换实现. 首先分析编码格式数据的规律. 如果将宏块序号在一帧图像中的位置按从左到右, 自上到下的扫描顺序增一, 且将左上角第一个宏块称为块 0 (如图 1 所示) , 则宏块序号与宏块位置之间的关系是有规律的. 经分析每个 Sli

10、ce 有的序号数, 而M OD (宏块序号?90)应是某一 Slice 内从个 Slice 内每向右移一个宏块地址增量为 4 (与本课题帧存器结构对应, 以下分析相同) ;每增加一个 Slice 地址增量为 512×16. 则?Y- MB = IN T (M B - N um ?90)×512×16+ M OD (M B - N um ?90)×4 同理?UV - MB = IN T (M B - N um ?90)×512×式中宏块序号 (M B - N um )由宏块计数器提供.宏块内的规律是根据小块序号和像素数据的传送次序号总结

11、的. 每个宏块有 384 个数据, 其中前 256 个数据是 Y 分量 (4 个块) , 然后是 64 个U 分量 (1 块) ,最后是 64 个V 分量 (1 块). 第 1 个像素数据规定为 0 图 3地址发生器框图 号数据. 经分析宏块内 Y 分量的规律是: ?Y- B = IN T (B - N um ?2)×512×8+ Y- D = IN T (D - N um 8)×512+宏块内U、V 分量的规律为?U - D = IN T (D - N um ?16)×512×4+?V - D = IN T (D - N um ?16)

12、15;512×4+式中: ?Y- MB为 Y 分量的宏块地址偏移量; ?UV - MB为U、移量; ?Y- D为 Y 分量块内数据的地址; ?V - D为V 分量的地址; ?U - D为U 分量的地址; B - N um 为块序号; D以上模型设计的硬件地址发生器电路由 3 组计数器构成. 第一组构成 9 位计数器, 在?EN 信号与 CL K信号控制下完成宏块内 384 个像素的计数. 该组计数器每个宏块复位一次.第 2 组计数器负责对 Slice 内的宏块计数 (0提供 Slice 号 (0 7) , 每次?FSYN C 信号将 3 组计数器同时复位一次. 第 2、3 组计数器的

13、输出可直接作为适应存 Y 或U、V 数据的需要. 各 RAM 由片选信号 (图 3 中 YCS1 YCS4, UV CS1, UV CS2) , 轮流选通, 结合计数器产生的地址, 像素数据按行交错存入各 Y1 Y4,UV 1UV 2 等RAM 芯片中即可完成格式变换任务. 对第 2 组计数器稍加改变, 该地址发生器还可适用于 1408×1152 格式的图像, 其框图如图 3 所示. 图 中 SA 02SA 15 表示 RAM 的 16 位地址线; VBA 02 该数据结构模型与电路参加了 1998 年 9 月 8表明模型建立正确、电路工作稳定, 各种性能指标均达到设计要求. 此外该模型与电路的设计思想对其它格式的图像数据结构变换有重要的参考价值. 参考文献: 工程总体实施方案B 1 北京, 1996