文本说明2014课件第六章

1、电子技术基础数字部分第六章时序逻辑电路1第六章时序逻辑电路n 6.1 时序逻辑电路的基本概念n 6.2 同步时序逻辑电路的分析n 6.3 同步时序逻辑电路的设计.异步时序逻辑电路的分析nn 6.5 若干典型的时序逻辑集成电路n 6.6 简单的时序可编程逻辑器件GAL26.5 若干典型的时序逻辑集成电路6.5.1寄存器和移位寄存器1、寄存器寄存器:是数字系统中用来代码或数据的逻辑部件。它的主要组成部分是触发器。1位二进制代码，n 位二进制一个触发器能代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。38位CMOS寄存器74HC374脉冲边沿敏感的寄存器带输出缓存器的8位寄存器

2、48位CMOS寄存器74HC/HCT374111111011158位CMOS寄存器74HC/HCT374L*,H*表示CP脉冲上升沿之前瞬间DN的电平6工作模式输 入内部触发器Q n + 1N输出OECPDNQ0Q7存入和读出数据LLL*H*LH对应内部触发器的状态存入数据，输出HHL*H*LH高阻高阻2、 移位寄存器 移位寄存器的逻辑功能移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码位或向低位移动的逻辑功能部件。 移位寄存器的逻辑功能分类左移移位寄存器单向移位寄存器右移移位寄存器按移动双向移位寄存器7(1) 基本移位寄存器（a）电路并行数据输出端串行数据输入端串行数据输出端8(b).

3、工作原理写出激励方程：D0=DSID1=Q0nD2=Qn1D3=Qn2写出状态方程：Q0=DSIn+1Q1n+1Q3n+1=D1 = Q0nQ2n+1=D2=Qn1=D3= Qn2D0 D2 D1 D39FF0FF1FF2FF3Q0n+1=DSI1101CP 后Q1n+1 Q2n+1Q3n+1=Q0n=Qn1=Qn2111002CP 后03CP 后0110110114CP 后101110DSI=1101,从开始输入12345678CP0DSI110101101Q01101Q11101Q21101Q3(DSO)串行输出并行输出 DPO不确定状态经过7个CP脉冲作用后从DSI 端串行输入的数码就可

4、以从DO 端串行输出。串入®串出110002.多功能双向移位寄存器（1）工作原理移向低位左移低位移位右移多功能移位寄存器工作模式简图并行输入D 0D 1D 2D 3右移串行输入（ D IR）右移串行输出（ DOR）FFFFFFFF左移串行输出（ DOL）左移串行输入（ D IL）Q 0Q 1Q 2Q 3并行输出12案(仅以FFm为例)实现多种功能双向移位寄存器的=QQn + 1mnm= Q移向低位QS S =00n + 1mS S =10nm + 1不变1010=低位移位QD= Qn + 1mQ并入S S =11n + 1mnm - 1S S =011010m13（2）典型集成电路C

5、MOS4位双向移位寄存器74HC/HCT194四选一MUX0MUX1MUX2MUX31474HC/HCT194 的功能表时钟CP功能Q0+Q1+Q2+Q3+右移左移CRS1S0DI0DI1DI2DI3DDSRSLL异步××L×××××L×L× L清零H×LL××QnQ×nQnQn×××保持0123右移HHLLHHL×H×××L ×H ×Q0nQ1nQ2n××

6、××Q0nQ1nQ2n右移HHLLL×××××Q1nQ2nQ3n左移HHLH×H×××Q ×n左移QnQn123并行置数HHHDI0*DI2*DI3*D0D1D2D3××DI1*15输 入输 出清零信号串行输入并行输入74HC/HCT194 逻辑符号（简化）输出端 Q0 CRQ1Q2Q4异步清除端时钟输入端SCRCP1端S074194DSRDSL数据串行输入端数据串行输入端DI0DI1DI2DI3并行数据输入端16. .计数器概述1、计数器的逻辑功能计数器

7、的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。2、计数器的分类 按脉冲输入为同步和异步计数器 按进位体制，分为二进制、十进制和任意进制计数器 按逻辑功能分为加法、减法和可逆计数器17二进制计数器十进制计数器加计数器非二进制计数器任意进制计数器 同步计数器减计数器可逆计数器二进制计数器十进制计数器加计数器非二进制计数器 异步计数器任意进制计数器减计数器可逆计数器181、二进制计数器(1)N位异步二进制计数器-4位异步二进制加法计数器工作原理1991213123456781011141516CP0Q0 010101011010101 00011

8、001100110011 0Q10000011110001111 0Q2 00000000011111111Q31214181=ffffffffQ3CPQ 1CPQ 2CPQ0CP16Ø 计数器的功能：不仅可以计数也可作为分频器。结论:2091112131415161234567810CP1tpd00101010110101010Q02tpd00110011001100110Q13tpd00001111000011110Q24tpd0Q3Ø 异步计数脉冲的最小周期Tmin=n tpd。（n为位数）21000000004tpd11111111典型集成电路中规模集成电路74HC

9、/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下迟时间典型值为6ns。74HC/HCT393中每级触发器的传输延13456211198174HC/HCT393的逻辑符号.222C P 2Q 02Q 122Q 22M2Q 31C P 1Q 01Q 111Q 21M1Q 3(2)N位二进制同步加计数器Q 在每个CP都翻转一次0FF0可采用T=1的T触发器Q1仅在Q0=1后的下一个CP到来时翻转FF 可采用T= Q 的T触发器10Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF2可采用T= Q0Q1的T触发器Q 仅在Q =Q =Q =1后的下3012一个CP到来时翻转FF 可

10、采用T= Q Q Q 的T触3发器012计数顺序电路状态进位输出Q3Q2Q1Q000000010001020010030011040100050101060110010101001110110121100001011123ìT0 = 1ïT= Qï10íïT 2= Q1Q0ïîT3= Q2Q1Q024= CEìT04位二进制同步加计数器逻辑图ïïT1= Q 0 = Q0 × CEíïT 2= Q 1 Q 0 = Q1Q0 × CEïï&

11、#238;T3 = Q 2 Q 1 Q 0= Q2 Q1Q0 × CE1CECE=01&保持不变&T1=Q0·CET2=Q1Q0·CET3=Q2Q1Q0·CET0=CECE=1=计数FF0FF1FF2FF3QQQQ01231D1D1DC1C1C1C1CPQ0Q1Q2Q325&4位二进制同步加计数器时序图CPQ0Q11tpdQ2Q3262选1数据选择器2 典型 集成计数器74LVC1612774LVC161逻辑功能表CR的作用？PE的作用？28输 入输 出清零预置使能时钟预置数据输入计 数进位CRPECEPCETCPD3D2D1D0

12、Q3Q2Q1Q0TCL H H HH× L H HH××××L××LHH×××××××D3D2D1D0××××××××××××LLLLD3D2D1D0保持保持计数L # # L#TC=CETQ3Q2Q1Q0异步清除同步置数CR = 0 PE = 0 CR保持CEP·CET0PE = 1CEP·CET1递增计数执行递增计

13、数的条件：CR=PE=CET=CEP=12974LVC16引脚功能图D0D1D2D3CETCEPCETCEP74LVC161PEPECRTCCRCPCPQ0Q1Q2Q430CR时序图PED0D1D2D3CPCEPCETQ0Q1Q2Q3TC计数异步清零同步预置保持TC=CETQ3Q2Q1Q031CEPCOQ1Q2Q1Q2Q0CEPQ3 TCQ0ENQ3 TCPEPECICET D3CRCI D3CRD0 D1D2D0 D1 D2>>CPCR集成同步计数器的级联使用集成计数器的同步和异步级联1CO1Q1Q2Q1Q2Q3 TCQ0CEPQ3 TCQ0CEPPEPECICET CETD3C

14、RD3CRD0 D1D2D0 D1D2>>CP111COQ1Q 2Q1Q 2Q 0Q3 TCQ 0Q3 TCCEPCEP CET>PEPECICET D3 CRD3 CRD 0 D1 D 2D0 D1 D 2>CP1同步异步2.其他模数的计数器（1）用集成计数器任意模数计数器假定集成计数器的模为N，需要得到模为M的计数器利用PE端反馈置0法复位法反馈清0法利用CR端设法跳过N-M个状态进位法利用进位信号反馈置数先级联，再整体反馈清0或整体反馈置数将M分解成多个因数的乘积为这些因数的计数器级联多片级联再将的模3416的二进制计数器74161实现模9计数器。例：一实现的并将

15、它就是在74161的状态图上截取一段（9个状态）成一个环0000000100100011010001011111011011100111110111001011101010011000计数器74161的基本状态循环35Q3Q2Q1Q0 用反馈清0法实现模9计数0000000100100011010001011111011011100111110111001011101010011000产生清零信号Q3Q2Q1Q0100110000000000100100110011101010100001136Q3Q2Q1Q0 用反馈置0法实现模9计数00000001001000110100010111110

16、11011100111110111001011101010011000生置数信号Q3Q2Q1Q000001000000100100111011001010100001137Q3Q2Q1Q0利用进位信号反馈置数法实现模9计数0000000100100011010001011111011011100111110111001011101010011000利用进位信号产生置数信号Q3Q2Q1Q001111000100110101111111011011100101138先级联，再整体反馈清0或整体反馈置数M>N多片级联将M分解成多个因数的乘积，再将为这些因数的计数器级联的模整体清0或整体置数先将

17、K片N模计数器按常规级联的计数器模为NK(NK>M>NK-1)再用反馈清0、反馈置数等模M的计数器39例：用两片74161模35计数器VCCQ0 Q1 Q2 CEPQ3 COQ0 Q1 Q2Q3 COCEPPEPECETCETD0D1D2 D3CRD0D1D2 D3CR>>CPVCC0010001040分解后再级联将M分解为两个（或多个）因数的乘积，且每个因数皆小于N用两片或（多片）计数器将这些计数器级联起来VCCQ0 Q1 Q2Q3 COQ0 Q1 Q2Q3 COCEP CETCEP CETPEPED0 D1 D2 D3CRD0 D1 D2 D3CRCPVCC41等于

18、这些因数的计数器CPQ0Q1010100010100001100001100Q2Q3000010000001000000000000PEFBCPQ001 000001010Q10010Q200000Q3PE42（2）移位型计数器将移位寄存器的各触发器的状态反馈到其串行输入端则移位寄存器常常不需要外信号输入就能（在时钟驱动下）自动运行，一种移位型计数器。将串出信号直接反馈到串入端环形计数器将串出信号取反后再反馈到串入端扭环计数器将串出信号通过门后反馈到串入端分频器43将串出信号直接反馈到串入端环形计数器置初态Q0Q1Q2Q3=1000，DSI=Q3Q0Q1Q2Q3主计数循环状态图44100001

19、0000100001Q0Q1Q2Q3波形图CP 1000010Q1 Q2Q31000010000010Q4脉冲分配器或节拍脉冲产生器4510000100001000010011011101101001111010111100110101011010111100004位环形计数器的非使用状态循环46nnQ2 Q3nnQ0 Q10 00 11 11 00 00 11×0×××0×××××1 11 00×××n1Q0n=Q3nnQ2 Q3nnQ0 Q10 010 111 101 0

20、00 10×00×00××00001111×1 11 0××n1Q0nn=Q0 Q1nQ2471110011110111101010110101100011000111001具有自启动能力的4位环形计数器电路图0000100110000001010011010010状态图0011Q0Q1Q2Q30110011101011100111111101010101148扭环形计数器将串出信号取反后反馈到串入端0123Q2Q0Q1Q3DSIDSOQ0Q1Q2Q3CPQ0Q1Q2Q3000010001100111001010010100

21、1010000010011011111111011011011011010无效循环主循环49将两个相邻的输出通过与非门或或非门后反馈到串入端分频器七分频CPQ1Q2Q0Q1Q2Q300001000110011101111Q3Q400010011011150 扭环形计数器Q0Q1Q2Q3Q41D1D1D1D1Da、电路CPb、状态表置初态Q3Q2Q1Q0=0001，c、状态图00000000010001100111Q4Q3Q2Q1Q010000011111111151状态编号Q4Q3Q2Q1Q000000010000120001100811000910000Y=Q Q040Y = Q Q110=

22、 Q QYYY221= Q Q332= Q Q443= Q QY540= Q QYY610=Q Q721= Q QY832= Q QY943译码电路简单,且出现竞争52状态编号Q4Q3Q2Q1Q0000000100001200011300111411011511111611110711100811000910000含中规模集成电路的时序逻辑电路分析计数器、寄存器单元译码器、数据选择器组合逻辑电路审题：弄清每个中规模集成电路的逻辑功能和附加端的作用和用法；根据功能表和电路的具体连接情况，确定每个集成电路所处的工作方式，找出电路状态的转换和相应的输出；分析各个 确定整个电路的逻辑功能。输入输出间的

23、，（1）作出与计数器、移位寄存器等模块的状态有关的组合逻辑电路真值表；（2）作出计数器、移位寄存器等模块本身的状态图；（3）将对应的组合输出填到状态图上的状态图。完整例：74161和74151如下电路，试求输出序列ZMUX 00G 7201234567ZVCC1Q0 Q1 Q2CEPQ3TCPE1CET1D0D1 D2 D3CRCP>10101ENn 例当器下图所示电路是可变进制计数器，试分析变量A为1和0时，电路各为几进制计数用中规模集成电路设计时序逻辑电路译码器组合逻辑部分数据选择器其它集成模块计数器单元移位寄存器其它集成模块例：用通用中规模集成电路实现下图所示的状态图/0/1/00

24、/0123/0654/1/0A2 A1 A0VCC012&34Z74151VCCQQQQ1203VCEP CETCCPE7416156D3 CRD0 D1 D2>CP7EN在数字信号的传输和数字系统的测试中，有要用到一组特定的串行数字信号，通常把这种串行的数字信号叫做序列信号。产生序列信号的电路称为序列信号发生器可用带反馈电路的移位寄存器来实现反馈移位寄存器序列信号的位数为m，移位寄存器的位数为n2nm59例：用移位寄存器制作一个序列信号发生器使之能产生周期性序列信号1011000=1Q3Q1Q2D11D1D1D1C1C1C1CPFF1FF2FF360用计数器实现1&11

25、 Z&&1Q0 ENQ1Q2 Q3 C74161CI1CP>D0 D1 D2D3 CR61OLD用计数器实现11&1 Z1 &&1Q0Q1Q2 Q3 CEN74161CI1CP>D0 D1 D2D3 CR62OLD用计数器和数据选择器实现A2 A1 A0&V01CC12Q0 ENQ1Q2Q3 CO34Z74151LD74161CI>5671D0 D1 D2D3 CRCPEN63序列信号发生器两种比较移位型:计数器型:根据序列信号长度M，确定移存器根据序列信号长度M，设计模M计数器，状态自定;位数n。确定移存器的M个状态。按计数器

26、的状态转移和根据M个状态列出移存器的态序表序列码的要求设计组合输出电和反馈函数表，求出反馈函数SR(SL)。 路;检查自启动性能。缺点:设计过程较复杂,只能产生一个序列。优点:设计过程简单,可同时产生多个序列。例：设一个七进制数器，要求它能够自启动。已知该计数器的状态转换图及状态编码如下图所示。/0/0/0001100010101/0/1011111110/0/0第六章时序逻辑电路n 6.1 时序逻辑电路的基本概念n 6.2 同步时序逻辑电路的分析n 6.3 同步时序逻辑电路的设计.异步时序逻辑电路的分析nn 6.5 若干典型的时序逻辑集成电路n 6.6 简单的时序可编程逻辑器件GAL66.简单的时序可编程逻辑器件(GAL)PAL的不足：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改；2、输出结