MicroTiger低功耗信号处理板概要设计

1、MicroTiger低功耗信号处理板概要设计北京海跃精诚科技有限公司2010年5月10日联系人：颜廷海联系电话：010 82420388邮箱: 目 录1.需求分析41.1.系统运算能力41.2.外部通信接口41.3.采样和控制的信号接口41.4.供电及功耗要求41.5.体积及结构要求51.6.软件及BSP要求52.总体方案62.1.系统结构图62.2.模块划分及功能简介73.各个模块概要设计73.1.BlackFin模块概要设计73.1.1.核心器件选型73.1.2.存储器件选择83.1.3.使用的集成外设接口83.1.4.省电设计及功耗预计93.2.FPGA模块概要设计93.2.1.核心器件

2、选型93.2.2.FPGA加载设计93.2.3.省电设计及功耗预估103.3.DSP模块概要设计103.3.1.核心器件选型103.3.2.存储器件选择103.3.3.复位、时钟和STRAP信号处理103.3.4.启动模式选择113.3.5.BlackFin通过FPGA做Host的总线接口设计113.3.6.通过双端口RAM通信设计113.3.7.EPPI和LINK接口通信123.3.8.省电设计和功耗预估123.4.信号接口模块概要设计123.4.1.4通道同步ADC采样设计123.4.2.2通道同步DAC设计133.4.3.IO输入输出接口143.4.4.省电设计及功耗预估153.5.通信

3、接口概要设计153.5.1.以太网接口设计153.5.2.RS232/RS485接口设计153.5.3.功耗预估153.6.Nand Flash模块设计153.6.1.核心芯片选择153.6.2.实现方案153.6.3.功耗预估153.7.电源管理模块设计153.7.1.电源转换器件选择153.7.2.整板省电功能163.7.3.DSP关断实现163.7.4.各电源功耗预估163.8.信号转换板功能说明163.8.1.电源转换173.8.2.以太网接口173.8.3.串行接口RS422和RS232收发器电路173.8.4.ADC和DAC接口183.9.运算处理板功能说明183.9.1.Blac

4、kFin子系统183.9.2.FPGA子系统193.9.3.DSP子系统204.系统功耗的计算204.1.低功率状态214.2.高功耗状态214.3.TS-ADIO板的功耗测试224.3.1.在microTiger板上可能增加功耗的因素224.3.2.在microTiger板上可能降低功耗的因素221. 需求分析MicroTiger低功耗信号处理板的需求整理如下：1.1. 系统运算能力系统要采用BlackFin BF547和ADSP-TS101双处理器实现，BlackFin实现系统通信管理和不需要大量运算的环境，实现低功耗的数据采集、处理和通信。ADSP-TS101在需要时启动，提供较强大的运

5、算能力。1.2. 外部通信接口1个支持TCP/IP的10/100M自适应网络接口；1个RS422/485兼容接口；1个RS232接口；1.3. 采样和控制的信号接口4通道ADC采样，14位以上分辨率，最高可达200Kbps采样率；1通道DAC采样，14位以上分辨率，最高可达200Kbps采样率；4通道输入/输出信号；1.4. 供电及功耗要求系统采用单5V或单3.3V供电。系统要提供省电模式。省电模式下，DSP部分不工作，功耗低于1W。正常模式下，功耗低于3.5W。1.5. 体积及结构要求要求在80mm*120mm的空间完成系统布局。1.6. 软件及BSP要求提供测试通过的BSP和测试代码(不需

6、要操作系统支持)。提供板级软件工具，实现数据加载等功能测试。2. 总体方案2.1. 系统结构图系统整体结构示意图如下：FPGABlackFinBF547电源开关ADSP-TS101复位/时钟信号W5300底板连接器RS485收发器电源转换模块ADC7980ADC5455LINK PORTADC7980ADC7980ADC798016bits*2k16bits*2k16bits*2k16bits*2k采样控制逻辑16bits*2k16bits*2kLVT244ABT244IO接口处理逻辑RS232收发器网口译码逻辑UART1UART3UART0TE28F128J3SPI 0NAND FCK9WB

7、G08U1MSPORT0EPPI0EPPI/LINK/SPORTs通信逻辑16bits*8k双端口RAMRESET&STRAPSTRAP信号FLAG信号SPORT1-CFGHost总线控制逻辑SDRAMMobileDDR5V电源输入关断控制信号电源开关1.2V3.3V1.2V电源转换3.3VAMC2.2. 模块划分及功能简介整个板卡由BlackFin模块、DSP模块、FPGA模块、信号接口模块、通信接口模块、电源管理模块和Nand Flash模块组成。BlackFin模块由BF547及其复位时钟电路+加上Nor Flash和SDRAM存储器+FPGA信号接口组成，实现系统的低功耗处理。

8、DSP模块由ADSP-TS101及其辅助电路+SDRAM+FPGA信号接口组成，实现高性能的信号处理。本部分可以通过BlackFin进行关断。FPGA模块是本板卡的信息中心，实现对各总线和信号通道的逻辑实现和数据路由。信号接口模块实现ADC、DAC、IO接口能力。通信接口模块实现RS232/RS485/以太网和TTL电平的UART接口。电源管理模块实现从5V到各个不同电源的转换，以及各个电源的关断功能。Nand Flash模块实现大容量数据永久存储的能力。3. 各个模块概要设计3.1. BlackFin模块概要设计3.1.1. 核心器件选型选用ADSP-BF547作为低功耗部分的处理器，BF5

9、4x系列中BF547/8/9三款芯片具有最高的内部存储器设置。和BF549相比，BF547和BF548不支持MXVR，和BF548相比，BF547没有CAN Bus接口。BF547可以工作在600MHz，但在600MHz时，无法使用内部的电压调整模块，这样动态调整功耗的能力就会减弱，所以本设计考虑只支持533MHz的最高工作频率。3.1.2. 存储器件选择BF547的启动模式设置为并行Flash启动，选用Intel公司TE28F128J3，这是一块16Mbytes、有工业级温度产品的Nor Flash。和TS-ADIO一样，把一块Flash分为高低两个8Mbytes区域，通过跳线实现分区启动。

10、当跳线为系统区启动时，执行预设的测试和烧录程序，可以对板卡进行各项功能测试，执行程序烧录等操作；否则执行用户程序，完成功能实现。BF547扩展一片32M*16Bit的Mobile DDR作为外部存储器，选用MT46H32M16LF。3.1.3. 使用的集成外设接口BF547集成了很多的外设接口，根据本板卡的需求，使用一下接口：l SPORT1：配合IO引脚，实现对FPGA的串行加载操作；l AMC异步总线接口：访问FLASH、访问ADC/DAC、以太网、FPGA内部各种资源的数据通道；l EPP10： 增强的同步总线接口，可以和DSP的LINK口实现数据通信。l SPORT0： 作为和LINK

11、 Port通信的备用接口。l Nand Flash Ctroller :通过FPGA实现和Nand Flash芯片的控制接口。l DDR 接口，作为系统动态存储器的扩展接口。l UART0/1/3,分别实现TTL/RS232/RS485的逻辑接口；3.1.4. 省电设计及功耗预计3.2. FPGA模块概要设计3.2.1. 核心器件选型FPGA采用Xilinx公司的低功耗系列Spartan6的XC6SLX45,选用FG484封装，该器件资源如下：6822个Slice，43661个Logic cell，54476个触发器，支持最大400K分布式RAM58个DSP48A1，2088Kb的Block

12、RAM，支持最多320个IO(对19mm*19mm的CSG484封装)。XILINX在Spartan6对同样封装的芯片提供向下兼容的设计，也就是说，如果XC6SLX45的资源不能满足系统要求，可以升级到XC6SLX75/100/150等具有更多资源的芯片，而不需修改设计。3.2.2. FPGA加载设计FPGA的加载程序可保存在BlackFin的Flash存储空间，由BlackFin实施加载。可以在Flash内保存多个FPGA的加载映像，根据不同状态要求下载不同的FPGA程序，以满足最小功率消耗的要求。FPGA的加载由BlackFin的Sport1实现，采用从串模式。在DSP运行时，FPGA实现

13、DSP的上电过程控制、程序加载、数据通信、和BlackFin以及AD/DA的同步控制等操作。3.2.3. 省电设计及功耗预估这是一款低功耗的FPGA，其静态功耗小于50mW。如果能在FPGA的设计过程充分考虑省电需求，在不支持DSP工作情况下，仅实现ADC和DAC时序控制，预计功耗<150mW。在支持DSP通信情况下，预计功耗<300mW.3.3. DSP模块概要设计3.3.1. 核心器件选型DSP处理器选择ADSP-TS101,选择该芯片的原因包括：1) 相对于SHARC系列，TS101的片内存储器比较大；2) 相对于SHRAC系列，TS101具有更大的数据交换能力；3) 具有较

14、好的设计积累。4) 相对于TS201系列，具有较小的系统功耗。目前，ADI公司也在不断丰富其SHARC系列芯片，我们会不断跟踪，在有更合适的浮点处理器时，即时调整。3.3.2. 存储器件选择采用2片MT48LC32M16A2作为TS101的外部存储器扩展，可以听歌16M*64Bit的外部SDRAM空间。3.3.3. 复位、时钟和STRAP信号处理DSP的上电、复位、时钟和所有STRAP信号，都由FPGA内的RESET&STRAP逻辑决定，这就保证DSP的运行速度、运行模式以及所有设置项都可以通过FPGA进行调整。所以ADSP-TS101的运行时钟，可以方便的由BF547通过FPGA进行

15、设置，这样就可以3.3.4. 启动模式选择DSP可以有多种启动方案：第一种是设置DSP为Host启动，由BlackFin从网络或其Flash内获取DSP的启动代码，经FPGA的Host逻辑直接写入DSP的程序空间；第二种DSP设置为通过PROM启动，由FPGA抢占BlackFin的Flash控制权，在DSP启动时从Flash的某一段空间Load程序。第三种DSP设置为通过BMS的PROM启动，在FPGA内综合一块保存有启动代码的ROM，或者有BF547想映射到该区域的双口RAM写入代码。第四种是DSP设置为LINK启动，BlackFin通过EPPI接口下载程序给DSP。DSP可以通过FPGA内

16、部设置的缓冲区、FIFO等多种机制和BlackFin进行通信，甚至可以直接访问ADC或DAC的采样数据。3.3.5. BlackFin通过FPGA做Host的总线接口设计在FPGA内部，实现DSP外部总线的Host逻辑设计。这样BlackFin可以通过该逻辑直接访问DSP内的任何资源，这种模式下，BlackFin作为DSP的master,可以实现程序下载、变量修改、命令传递等操作。3.3.6. 通过双端口RAM通信设计在FPGA内综合双端口RAM，BlackFin和DSP通过双口RAM实现消息或数据的共享和传递。3.3.7. EPPI和LINK接口通信BlackFin的PPI接口通过设置时序，

17、经FPGA转接后，可以和TS101的Link Port实现互联。由于PPI和LINK在各自CPU端都有对应的DMA机制，所以这是一种很方便的批量数据通信机制。由于PPI1的部分引脚和AMC及Nand Flash Controller复用，所以BlackFin只有PPI0可以参与通信设计。TS101有4个LINK口，初步设计2个和FPGA连接，2个通过接插件引出，以便将来进行运算能力扩展。3.3.8. 省电设计和功耗预估TS101的典型功耗为:2.5W；IDLE功耗为700mW；SDRAM MT48LC32M16A2的典型功耗为100mW*2;所以DSP子系统运行时的典型功耗为2.7W。3.4.

18、 信号接口模块概要设计3.4.1. 4通道同步ADC采样设计4通道同步ADC采样电路采用串行ADC芯片AD7980,最高采样率可达1Msps，采样精度为16Bit。AD7980的输入电压范围为0-Vref，在此Vref可设置为2.5V或5V。我们选择Vref为5V，在需要0-5V的输入时，采用电阻分压的方式调整输入电压范围。AD8980采用SPI接口实现控制和数据读取，各个通道的CNV、SDI和SCK为具有相同时序的信号。为了实现节电设计，各个通道的CNV和SCK分别控制，已实现通道允许与禁止。ADC采样的FPGA设计需要完成以下功能模块：1) AD采样触发模块。本模块实现内部触发和外部触发选

19、择功能，在内部触发设置时根据设置参数产生ADC采样的内部CNV信号。在根据采样使能设置和通道选择设置字选择是否输出各个通道的CNV信号。2) ADC采样数据解串模块，对于每个ADC电路，设计一套串行接口到并行数据的转换模块。3) 数据存储FIFO模块。系统内设计16个16Bits*1K的FIFO，每个通道对应一个，在每次采样时各个通道同时写入。在DSP侧，在FIFO几乎满或半满时产生中段，由DSP对各个通道分别读取。采样数据进入DSP时自动扩展符号位。4) 中断信号产生模块，中断信号的产生以通道1作为标准。各个通道的FIFO同时复位。当数据被读取低于中断阙值时取消中断。3.4.2. 2通道同步

20、DAC设计高速DAC电路提供2通道的16位DAC(需求要求为1通道，由于对空间影响不大，仍设计两通道备用)。DAC选用AD5545，16位双通道DAC，同时采样。数据可以分别设置，也可以设置相同数据。参考电压也采用2.5V的电源MAX6066，下图的电阻R1和R2阻值选择为10K欧姆即可实现-5V到+5V的输出范围。（也可考虑采用运放实现2.5V精准参考电压的缓冲）运算放大器选用OP462，该芯片为4通道的Rail-Rail运算放大器，Slew Rate为13uV/us能满足1M采样率的快速变化需求，唯一不理想的是最大输入Offset Voltage为325uV，略微偏大。但在Rail-Rail运算放大器中已经是比较好的了。输出电路的原理图如下：DAC芯片和FPGA的接口包括RESET、CS、CLK、SDI、LDAC。DAC的FPGA设计包括采样定时模块、数据写入逻辑、FIFO模块和并串转换、输出模块。采样定时模块实现DAC输出的