计算机组成原理课后答案

1、计算机组成原理各章答案（白中英·第三版）第一章答案1 比较数字计算机和模拟计算机的特点。 解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的； 数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。 两者主要区别见 P1 表。2 数字计算机如何分类？分类的依据是什么？解：分类： 数字计算机分为专用计算机和通用计算机。 通用计算机又分 为巨型机、大型机、中型机、小型机、微型机和单片机六类。分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济 性和适应性来划分的。通用机的分类依据主要是体积、简易性、功率损耗、性能 指标、数据存储容量、指令系统规模和机器价格等因素

2、。3 数字计算机有那些主要应用？4 冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部 分？解：冯 . 诺依曼型计算机的主要设计思想是：存储程序和程序控制。 存储程序：将解题的程序（指令序列）存放到存储器中； 程序控制：控制器顺序执行存储的程序， 按指令功能控制全机协调地完 成运算任务。主要组成部分有：控制器、运算器、存储器、输入设备、输出设备。 5 什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？ 解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计 算机存储空间的大小。单元地址：

3、单元地址简称地址， 在存储器中每个存储单元都有唯一的地 址编号，称为单元地址。数据字：若某计算机字是运算操作的对象即代表要处理的数据， 则称数 据字。指令字： 若某计算机字代表一条指令或指令的一部分，则称指令字。6 什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。程序：解算某一问题的一串指令序列称为该问题的计算程序， 简称程序。 7 指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？ 解：一般来讲， 在取指周期中从存储器读出的信息即指令信息； 而在执行周 期中从存储器中读出的信息即为数据信息。8 什么是内存？什么是外存？什么是 CPU？什么是适配器？简述其功能。解：

4、内存：一般由半导体存储器构成，装在底版上，可直接和 CPU交换信息 的存储器称为内存储器，简称内存。用来存放经常使用的程序和数据。外存：为了扩大存储容量， 又不使成本有很大的提高， 在计算机中还配 备了存储容量更大的磁盘存储器和光盘存储器， 称为外存储器， 简称外存。 外存 可存储大量的信息，计算机需要使用时，再调入内存。CPU：包括运算器和控制器。基本功能为：指令控制、操作控制、时间 控制、数据加工。适配器：连接主机和外设的部件， 起一个转换器的作用， 以使主机和外 设协调工作。9 计算机的系统软件包括哪几类？说明它们的用途。 解：系统软件包括：（ 1）服务程序：诊断、排错等（2）语言程序：

5、汇编、编译、解释等3）操作系统4)数据库管理系统用途：用来简化程序设计，简化使用方法，提高计算机的使用效率，发 挥和扩大计算机的功能及用途。10 说明软件发展的演变过程。11现代计算机系统如何进行多级划分？这种分级观点对计算机设计会产生 什么影响？解：多级划分图见 P16图。可分为：微程序设计级、一般机器级、操作系统 级、汇编语言级和高级语言级。用这种分级的观点来设计计算机， 对保证产生一个良好的系统结构是有 很大帮助的。12为什么软件能够转化为硬件？硬件能够转化为软件？实现这种转化的媒 介是什么？13 " 计算机应用 "与"应用计算机 "在概念上等价吗

6、？用学科角度和计算机 系统的层次结构来寿命你的观点。第二章答案1. 写出下列各数的原码、反码、补码、移码表示(用 8 位二进制数)。其 中 MSB是最高位(又是符号位) LSB是最低位。如果是小数， 小数点在 MSB之后； 如果是整数，小数点在 LSB之后。(1) -35/64 (2) 23/128 (3) -127 (4) 用小数表示 -1 (5) 用整数表示 -1解： (1) 先把十进制数 -35/64 写成二进制小数：(-35/64)10=(-100011/1000000)2=(-100 011×2-110)2=2 令 x= x 原= ( 注意位数为 8位) x 反=x 补=x

7、 移 =(2) 先把十进制数 23/128 写成二进制小数：(23/128)10=(10111/)2=(10111 ×2-111)2=2令 x= x 原 =x 反 =x 补=x 移 =(3) 先把十进制数 -127 写成二进制小数：(-127)10=(-1111111)2令 x= -1111111B x 原 =x 反 =x 补=x 移 =(4) 令 x= 原码、反码无法表示x 补=x 移 =(5) 令 Y=-1=-0000001B Y 原 =Y 反=Y 补 =Y 移 =011111112. 设X 补= a0，a1，a2a6 , 其中 ai 取 0或 1，若要 x,求 a0，a1， a

8、2， a6 的取值。解：a0= 1，a1= 0， a2 ， a6=11。3. 有一个字长为 32 位的浮点数，阶码 10位(包括 1 位阶符)，用移码表 示；尾数 22 位(包括 1 位尾符)用补码表示，基数 R=2。请写出：(1) 最大数的二进制表示；(2) 最小数的二进制表示；(3) 规格化数所能表示的数的范围；（4）最接近于零的正规格化数与负规格化数。解：（ 1）11 0（2）11 000000000（3）11 001 000000000（4）0000000000 0000000000000000000001 0000000000 14. 将下列十进制数表示成浮点规格化数，阶码 3 位，

9、用补码表示；尾数 9 位，用补码表示。（1）27/64（2）-27/64解：（ 1）27/64=11011B×=×浮点规格化数 : 1111 00（2） -27/64= - 11011B×= = ×浮点规格化数 : 1111 005. 已知 X和 Y, 用变形补码计算 X+Y, 同时指出运算结果是否溢出。（1）X= Y=（2）X= Y=（3）X= Y=解：（ 1）先写出 x 和 y 的变形补码再计算它们的和x 补= y 补=x+y 补=x 补+y 补=+= x+y= 无溢出。（2）先写出 x 和 y 的变形补码再计算它们的和x 补= y 补=x+y 补=

10、x 补+y 补=+= x+y= 无溢出。（3）先写出 x 和 y 的变形补码再计算它们的和x 补= y 补=x+y 补=x 补+y 补=+= x+y= 无溢出6. 已知 X和 Y, 用变形补码计算 X-Y, 同时指出运算结果是否溢出（1） X= Y=（2） X= Y=（3） X= Y=解：（ 1）先写出 x 和 y 的变形补码，再计算它们的差x 补= y 补= -y 补=x-y 补=x 补+-y 补=+= 运算结果双符号不相等 为正溢出X-Y=+（2）先写出 x 和y 的变形补码，再计算它们的差x 补= y 补= -y 补=x-y 补=+= x -y= 无溢出（3）先写出 x 和y 的变形补码

11、，再计算它们的差x 补= y 补= -y 补=x-y 补=x 补+-y 补=+= 运算结果双符号不相等 为正溢出X-Y=+7. 用原码阵列乘法器、补码阵列乘法器分别计算 X×Y。1)X= Y= 2)X= Y=解：（ 1）用原码阵列乘法器计算：x 补= y 补=（0）11011×） （1）00001(0)(0)010100 1 10 0(0)00000(0)00000(0) 00000(0) (1) (1) (0) (1) (1)(1) 0 0 1 0 1 1 1x ×y 补 = x× y=8 用原码阵列除法器计算 X÷Y。（1）X= Y=（2）

12、X= Y=解：（ 1）x 原=x 补=- y 补 =被除数 X+- y 补余数为负 q0=0左移+|y| 补余数为正 q1=1左移+-|y| 补余数为正 q2=1左移+-|y| 补余数为负 q3=0左移+|y| 补余数为负 q4=0左移+|y| 补余数为负 q5=0+|y| 补余数故 x÷y 原= 即 x÷y=余数为×9. 设阶为 5位（包括2位阶符）, 尾数为 8位（包括2位数符）, 阶码、尾数 均用补码表示 , 完成下列取值的 X+Y ，X-Y 运算：（1）X=×Y=×（2）X=×（） Y=×解：（ 1）将 y 规格化得

13、： y=×x 浮=1101， y 浮=1101， -y 浮=1101， 对阶 E补=Ex 补+-Ey 补=1101+0011=0000 Ex=Ey 尾数相加相减相加x+y 浮=1101,左规 x+y 浮=1100, x+y=×x-y 浮=1101,右规 x-y 浮=1110,舍入处理得 x-y 浮=1110, x -y=×2) x 浮 =1011， y 浮=1100， -y 浮=1100， 对阶 E补 =Ex 补+-Ey 补=1011+0100=1111 E= -1 x 浮 =1100，(0) 尾数相加相加 相减(0) (0)(0) (0)x+y 浮=1100,(

14、0) 左规 x+y 浮=1010, x+y= ×x-y 浮=1100,(0) x - y=×()13. 某加法器进位链小组信号为 C4C3C2C1， 低位来的信号为 C0 ，请分别 按下述两种方式写出 C4C3C2C1的逻辑表达式。（1）串行进位方式 （ 2） 解 ：（ 1）串行进位方式：C1 = G1 + P1 C0 其中：C2 = G2 + P2 C1C3 = G3 + P3 C2C4 = G4 + P4 C3（2）并行进位方式：并行进位方式G1A1 B1 ，P1 =A1B1G2A2 B2 ，P2 =A2B2G3A3 B3 ，P3 =A3B3G4 = A4 B4 ， P

15、4 = A4 B4C1 = G1 + P1 C0C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4 P3 P2 G1 + P4 P3 P2 P1 C0其中 G1-G4 ，P1-P4 表达式与串行进位方式相同。14. 某机字长 16位，使用四片 74181组成 ALU，设最低位序标注为 0位， 要求：（1）写出第 5 位的进位信号 C6的逻辑表达式；（2）估算产生 C6所需的最长时间；（3）估算最长的求和时间。解：（1） 组成最低四位的 74181进位输

16、出为： C4=G+P C0， C0为向第 0 位的进位其中： G=y3+x3y2+x2x3y1+x1x2x3y0, P=x0x1x2x3所以 ：C5=y4+x4C4C6=y5+x5C5=y5+x5y4+x5x4C4（2）设标准门延迟时间为 T，" 与或非" 门延迟时间为，则进位信号 C0 由最低位传送至 C6需经一个反相器， 两级" 与或非 "门，故产生 C6的最长延迟时 间为：T+2×=4T（3）最长求和时间应从施加操作数到 ALU算起：第一片 74181有 3级" 与或非"门（产生控制参数 x0，y0Cn+4）,第二、第

17、三片 74181共 2级反相器和 2 级"与或非"门（进位链），第四片 74181求和逻辑（ 1级"与或非"门和 1级半加 器，其延迟时间为 3T），故总的加法时间为：T=3×+2T+2×+3T=14T17设 A，B，C是三个 16位的通用寄存器，请设计一个 16 位定点补码运算 器，能实现下述功能：（1）A±BA2） B×CA, C （高位积在寄存器 A中）3） A÷BC（商在寄存器 C 中）解：设计能完成加、减、乘、除运算的16 位定点补码运算器框图分析各寄存器作用：加减乘除A被加数和同左初始为 0被

18、除数余数部分积乘积（ H）除数B加数同左被乘数C乘数乘积（ L）商 A：累加器（ 16 位），具有输入、输出、累加功能及双向移位功能；B ：数据寄存器（ 16 位），具有输入、输出功能；C：乘商寄存器（ 16 位），具有输入、输出功能及双向移位画出框图：第三章答案1有一个具有 20位地址和 32 位字长的存储器，问：（1） 该存储器能存储多少个字节的信息？（2）如果存储器由 512K×8位 SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（ 1） 220= 1M， 该存储器能存储的信息为： 1M×32/8=4MB（2）（1000/512）×（3

19、2/8）= 8（片）（3）需要 1 位地址作为芯片选择。2. 已知某 64 位机主存采用半导体存储器，其地址码为 26 位，若使用 256K×16 位的 DRAM芯片组成该机所允许的最大主存空间， 并选用模块板结构形 式，问：（1） 每个模块板为 1024K×64 位，共需几个模块板？（2） 个模块板内共有多少 DRAM芯片 ?（3）主存共需多少 DRAM芯片? CPU如何选择各模块板？解： （1）. 共需模块板数为 m：m= ÷ =64 （ 块 ）（2）. 每个模块板内有 DRAM芯片数为 n:n=（ / ） ×（64/16）=16 （ 片 ）（3）主

20、存共需 DRAM芯片为： 16×64=1024 （ 片） 每个模块板有 16片DRAM芯片，容量为 1024K×64位，需 20根 地址线 （A19A0）完成模块板内存储单元寻址。一共有 64块模块板，采用 6 根高位地址线 （A25A20），通过6：64译码器译码产生片选信号对各模块板进行选择。3 用 16K×8位的 DRAM芯片组成 64K×32 位存储器，要求：（1） 画出该存储器的组成逻辑框图。（2） 设存储器读 / 写周期为 S, CPU在 1S内至少要访问一次。试问采用 哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷 新

21、一遍所需的实际刷新时间是多少？解：（ 1）组成 64K×32 位存储器需存储芯片数为N=（64K/16K）×（ 32 位/8 位）=16（片）每 4 片组成 16K×32 位的存储区，有 A13-A0作为片内地址， 用 A15 A14经 2：4 译码器产生片选信号 ，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足 CPU在 1S内至少访问 内存一次的要求。设 16K×8位存储芯片的阵列结构为 128 行×128列，按行刷新，刷 新周期 T=2ms，则异步刷新的间隔时间为：则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最

22、大时间间隔为 （S）对全部存储单元刷新一遍所需时间为 t Rt R ×128=64 （S）7某机器中，已知配有一个地址空间为 0000H-3FFFH的 ROM区域。现在再 用一个 RAM芯片（8K×8）形成 40K×16位的 RAM区域，起始地址为 6000H,假定RAM 芯片有和信号控制端。 CPU的地址总线为 A15-A0，数据总线为 D15-D0，控制信 号为 R/ （ 读/写）， （ 访存） ，要求：（1）画出地址译码方案。（2）将 ROM与 RAM同CPU连接。解：（1）依题意，主存地址空间分布如右图所示，可选用 2片 27128（16K×8

23、位）的 EPROM作为ROM区； 10片的8K×8位RAM片组成 40K×16位的 RAM区。 27128需14位 片内地址，而 RAM需 13 位片内地址，故可用 A15-A13三位高地址经译码产生片选信号 , 方案如下 :2）8存储器容量为 64M，字长 64位，模块数 m = 8，分别用顺序方式和交叉 方式进行组织。存储周期 T = 100ns,数据总线宽度为 64位，总线周期 = 10ns . 问顺序存储器和交叉存储器的带宽各是多少？解：信息总量： q = 64 位×8 =512 位顺序存储器和交叉存储器读出 8 个字的时间分别是： t2 = m T =

24、8 ×100ns =8 ×10 (s)t1 = T + (m -1) = 100 + 7 ×10 = ×10 (s)顺序存储器带宽是：W2 = q / t2 = 512 ÷( 8×10 )= 64 ×10 (位/ S) 交叉存储器带宽是：W1 = q / t1 = 512 ÷( ×10 )= 301 ×10 (位 / S )9 CPU执行一段程序时 , cache 完成存取的次数为 2420次，主存完成存取 的次数为 80次，已知 cache 存储周期为 40ns，主存存储周期为 240ns，求

25、 cache/ 主存 系统的效率和平均访问时间。解：先求命中率 hh=nc/(nc +nm ) 2420÷(2420 80) 则平均访问时间为 tata ×40 ×240 (ns)r 240÷40 6cache/ 主存系统的效率为 ee1/r (1r) × 10已知 Cache 存储周期 40ns，主存存储周期 200ns，Cache/主存系统平均 访问时间为 50ns，求 Cache的命中率是多少？解： ta = tc × h +tr ×(1 -h) h =(ta -tr)/(tc-tr)=(50-200)/(40-200

26、)=15/16= 11主存容量为 4MB，虚存容量为 1GB，则虚存地址和物理地址各为多少位？ 如页面大小为 4KB，则页表长度是多少？解：已知主存容量为 4MB，虚存容量为 1GB 4M 物理地址为 22 位又 1G 虚拟地址为 30 位页表长度为 1GB÷4KB230÷212=218=256K14假设主存只有 a,b,c 三个页框，组成 a 进 c 出的 FIFO 队列，进程访问 页面的序列是 0,1,2,3,0,2,2 号。用列表法求采用 LRU替换策略时的命中率。解：命中率为15从下列有关存储器的描述中，选择出正确的答案：A 多体交叉存储主要解决扩充容量问题；B 访

27、问存储器的请求是由 CPU发出的；C Cache 与主存统一编址，即主存空间的某一部分属于 Cache;D Cache 的功能全由硬件实现。解： D16从下列有关存储器的描述中，选择出正确的答案：A在虚拟存储器中，外存和主存一相同的方式工作，因此允许程序员用 比主存空间大得多的外存空间编程；B在虚拟存储器中，逻辑地址转换成物理地址是由硬件实现的，仅在页 面失效时才由操作系统将被访问页面从外存调到内存， 必要时还要先把被淘汰的页面内 容写入外存；C存储保护的目的是：在多用户环境中，既要防止一个用户程序出错而 破坏系统软件或其他用户程序， 又要防止一个用户访问不是分配给他的主存区， 以达到 数据安

28、全和保密的要求解：C第四章答案1ASCll 码是 7位，如果设计主存单元字长为 32位，指令字长为 12位， 是否合理？为什么？解：指令字长设计为 12位不是很合理。主存单元字长为 32位，一个存储单 元可存放 4 个 ASCII 码，余下4位可作为 ASCII 码的校验位（每个 ASCII码带一位校验位） ，这 样设计还是合理的。但是，设计指令字长为 12 位就不合理了， 12位的指令码存放在字长 32位的主存单元中，造成 19 位不能用而浪费了存储空间。2.假设某计算机指令长度为 20 位，具有双操作数、单操作数、无操作数三 类指令形式，每个操作数地址规定用 6 位表示。问：若操作码字段固

29、定为 8 位，现已设计出 m条双操作数指令， n 条无操作数指 令，在此情况下，这台计算机最多可以设计出多少条单操作数指令？解：这台计算机最多可以设计出 256-m-n 条单操作数指令3指令格式结构如下所示，试分析指令格式及寻址方式特点。 解：指令格式及寻址方式特点如下： 单字长二地址指令； 操作码 OP可指定 =64 条指令； RR型指令，两个操作数均在寄存器中，源和目标都是通用寄存器（可 分别指定 16 个寄存器之一）； 这种指令格式常用于算术逻辑类指令。4指令格式结构如下所示，试分析指令格式及寻址方式特点。 解：指令格式及寻址方式特点如下： 双字长二地址指令； 操作码 OP可指定 =64

30、 条指令； RS型指令，两个操作数一个在寄存器中（ 16 个寄存器之一），另一 个在存储器中； 有效地址通过变址求得： E=（变址寄存器）± D，变址寄存器可有 16个。5指令格式结构如下所示，试分析指令格式及寻址方式特点。 解：指令格式及寻址方式特点如下： 单字长二地址指令； 操作码 OP可指定 =16 条指令； 有 8 个通用寄存器，支持 8种寻址方式； 可以是 RR型指令、 SS型指令、 RS型指令、6一种单地址指令格式如下所示，其中 I 为间接特征， X为寻址模式， D 为形式地址。I ，X，D组成该指令的操作数有效地址 E。设 R为变址寄存器， R1 为 基值寄存器， PC

31、为程序计数器，请在下表中第一列位置填入适当的寻址方式名 称。解： 直接寻址 相对寻址 变址寻址 基址寻址 间接寻址 基址间址寻址7某计算机字长 16 位，主存容量为 64K字，采用单字长单地址指令，共有 40 条指令，试采用直接、立即、变址、相对四种寻址方式设计指令格式。解： 40条指令需占用操作码字段（ OP）6 位，这样指令余下长度为 10 位。 为了覆盖主存 640K 字的地址空间，设寻址模式（ X）2位，形式地址（ D）8位，其指令格式如下：寻址模式定义如下：X= 0 0 直接寻址 有效地址 E=D（直接寻址为 256 个存储单元）X= 0 1 立即寻址 D 字段为操作数X= 1 0

32、变址寻址 有效地址 E= （RX） D （可寻址 64K 个存储单元）X= 1 1 相对寻址 有效地址 E=（PC）D （可寻址 64K个存储单元） 其中 RX为变址寄存器（ 16 位）， PC为程序计数器（ 16位），在变址 和相对寻址时，位移量 D 可 正可负。8某机字长为 32位，主存容量为 1M，单字长指令 ,有 50种操作码 , 采用页 面寻址、立即、直接等寻址方式。 CPU中有 PC，IR，AR, DR和 16个通用寄存器， 页面寻址可用 PC高位部分与形式地址部分拼接成有效地址。问：（1）指令格式如何安排？（2）主存能划分成多少页面？每页多少单元？（3）能否增加其他寻址方式？解:

33、 （1）依题意,指令字长 32位，主存 1M字，需 20位地址 A19-A0。50 种操作码，需 6 位 OP，指令寻址方式 Mode为 2 位，指定寄存器 Rn需 4 位。设有单地址指令、 双地址指令和零地址指令，现只讨论前二种指令。单地址指令的格式为：Mode=00时为立即寻址方式，指令的 230 位为立即数；Mode=01时为直接寻址方式，指令的 190 位为有效地址双地址指令的格式为：Mode1=01时为寄存器直接寻址方式，操作数 S=（Rn）；Mode1=11时为寄存器间址寻址方式 , 有效地址 E=（Rn）。Mode2=00时为立即寻址方式，指令的 13-0 位为立即数；Mode2

34、=01时为页面寻址方式；Mode2=10时为变址寻址方式， E=（Rn）+D；Mode2=11时为变址间址寻址方式 , E=（Rn）+D） 。（2）由于页面寻址方式时， D为 14 位，所以页面大小应为 16K字， 则 1M 字可分为64个页面。可由 PC的高 6 位指出页面号。（3）能增加其它寻址方式，例上述间址方式、变址间址寻址方式。14. 从以下有关 RISC的描述中，选择正确答案。A.采用 RISC技术后，计算机的体系结构又恢复到早期的比较简单的情况。B. 为了实现兼容，新设计的 RISC，是从原来 CISC系统的指令系统中挑选 一部分实现的。CRISC的主要目标是减少指令数，提高指令

35、执行效率。DRISC设有乘、除法指令和浮点运算指令。解： C15. 根据操作数所在位置，指出其寻址方式（填空）：（1）操作数在寄存器中，为（ A）寻址方式。（2）操作数地址在寄存器，为（ B）寻址方式。3）操作数在指令中，为（ C）寻址方式（4）操作数地址（主存）在指令中，为（ D）寻址方式（5）操作数的地址，为某一寄存器内容与位移量之和可以是（ E，F，G）寻 址方式。解： A：寄存器直接； B ： 寄存器间接； C：立即；D： 直接；E：相对；F：基值； G：变址第五章答案1请在括号内填入适当答案。在 CPU中：（1）保存当前正在执行的指令的寄存器是（指令寄存器 IR ）；（2）保存当前正

36、要执行的指令地址的寄存器是 （ 程序计数器 PC）；（3）算术逻辑运算结果通常放在 （通用寄存器 ）和（数据缓冲寄存器 DR ）。2参见下图（课本 P166图）的数据通路。画出存数指令 "STA R1 ，（R2）" 的指令周期流程图，其含义是将寄存器 R1的内容传送至 （R2）为地址的主存单元中。 标出各微操作信号序列。解："STA R1 ，（R2）" 指令是一条存数指令，其指令周期流程图如下图所示：3参见课本 P166 图的数据通路，画出取数指令 "LDA（R3）， RO"的指令周 期流程图，其含义是将 （R3） 为地址的主存单元的

37、内容取至寄存器 R0中，标出各微操 作控制信号序列。 5如果在一个 CPU周期中要产生 3 个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns, 试画出时序产生器逻辑图解：节拍脉冲 T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数， 此时 T1 = T3 =200ns ，T2 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 。为了消 除节拍脉冲上的毛刺，环型脉冲发生器可采用移位寄存器形式。 下图画出了题目要求的逻辑电路图 和时序信号关系。根据关系，节拍脉冲 T1 ，T2 ， T3 的逻辑表达式如下：T1 = C1·

38、 ， T2 = ， T3 =6假设某机器有 80条指令，平均每条指令由 4 条微指令组成， 其中有一条 取指微指令是所有指令公用的。已知微指令长度为 32 位，请估算控制存储器容量。解：微指令条数为：（ 4-1 ）×80+1=241条取控存容量为： 256×32 位=1KB7. 某 ALU器件使用模式控制码 M，S3，S2，S1，C 来控制执行不同的算术运 算和逻辑操作。下表列出各条指令所要求的模式控制码，其中 y 为二进制变量， F为 0 或 1 任选。试以指令码（ A，B，H，D，E，F， G）为输入变量，写出控制参数 M， S3， S2，S1，C的逻辑表达式。解：M=

39、GS3=H+D+FS2=1C=H+D+(E+F)y8某机有 8 条微指令 I1-I8 ，每条微指令所包含的微命令控制信号如下表 所示。a-j 分别对应 10 种不同性质的微命令信号。 假设一条微指令的控制字段为 8 位，请安排微指 令的控制字段格式。解：经分析，（ e ,f ,h ）和（b, i, j ）可分别组成两个小组或两个字段， 然后进行译码，可得六个微命令信号，剩下的 a, c, d, g 四个微命令信号可进行直接控制，其 整个控制字段组成如下：11.已知某机采用微程序控制方式，其控制存储器容量为512×48（位） 。微程序可在整个控制存储器中实现转移， 可控制微程序转移的条

40、件共 4 个，微指令采用水平 型格式，后继微指令地址采用断定方式。请问 :（1）微指令中的三个字段分别应为多少位？（2）画出围绕这种微指令格式的微程序控制器逻辑框图。解：（l ）假设判别测试字段中每一位作为一个判别标志，那么由于有4 个转移条件，故该字段为 4 位；又因为控存容量为 512 单元，所以下地址字段为 9位，。微命令字段则 是：（4849）= 35 位。（2）对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地 址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组 成微指令寄存器。地 址转移逻辑的输入是指令寄存器的 OP码、各种 状态条件以及判别

41、测试字段所给的判别标志（某一位为 1），其输出用于控制修改微地址寄存器的适当位数，从而 实现微程序的分支转移 （此例微指令的后继地址采用断定方式）。12今有 4 级流水线分别完成取值、指令译码并取数、运算、送结果四步操 作，今假设完成各步操作的时间依次为 100ns,100ns,80ns,50ns 。请问：（ 1）流水线的操作周期应设计为多少？（ 2）若相邻两条指令发生数据相关， 而且在硬件上不采取措施， 那么第二条指令要推迟多少时间进行。（3）如果在硬件设计上加以改进，至少需推迟多少时间？解：（1）流水线的操作时钟周期 t 应按四步操作中最长时间来考虑 , 所以 t=100ns ；（2）两条

42、指令发生数据相关冲突情况： :ADD R1,R2,R3 ; R2+R3R1SUB R4,R1,R5 ; R1- R5R4两条指令在流水线中执行情况如下表所示 :ADD指令在时钟 4时才将结果写入寄存器 R1中, 但 SUB指令在时钟 3时 就需读寄存器 R1 了，显然发生数据相关，不能读到所需数据，只能等待。如果硬件上不采取措施, 第 2条指令 SUB至少应推迟 2 个操作时钟周期，即 t=2 ×100ns=200ns；（3）如果硬件上加以改进 （采取旁路技术 ）, 这样只需推迟 1 个操作时钟周期 就能得到所需数据，即 t=100ns 。15用定量描述法证明流水计算机比非流水计算机

43、具有更高的吞吐率解：衡量并行处理器性能的一个有效参数是数据带宽（最大吞吐量），它定 义为单位时间内可以产生的最大运算结果个数。设 P1是有总延时 T1 的非流水处理器，故其带宽为 1/T1。又设 Pm是相 当于 P1 m 段流水处理器延迟时 间 Tr，故 Pm的带宽为 1/ （Tc+Tr）。如果 Pm 是将 P1 划分成相同延迟的若干段形成的，则 T1mTc 因此 P1的带宽接近于 1/mTc，由此可见，当 mTc>Tc+Tr满足时， Pm比 P1 具有更大的带宽。16. 流水线中有三类数据相关冲突：写后读（ RAW）相关；读后写（ WAR）相 关；写后写（WAW）相关。判断以下三组指令

44、各存在哪种类型的数据相关。（1）I1 LAD R1 ，A ； M（A）R1，M（A）是存储器单元I2 ADD R2 ，R1 ；（ R2）+（R1）R2（2）I3 ADD R3 ， R4 ；（R3）+（R4） R3I4MUL R4 ，R5 ；（ R4）×（ R5） R4（3） I5 LAD R6 ， B ； M（B） R6，M（B）是存储器单元I6 MUL R6 ，R7 ；（ R6）×（ R7） R6解：（ 1）写后读（ RAW）相关；（2）读后写（ WAR）相关，但不会引起相关冲突；（3）写后读（ RAW）相关、写后写（ WAW）相关17参考教科书图所示的超标量流水线结构模

45、型，现有如下 6 条指令序列：I1 LAD R1, B; M(B) R1,M（B） 是存储器单元I2 SUB R2, R1; (R2)(R1) R2I3 MUL R3, R4; (R3)×(R4) R3I4 ADD R4, R5; (R4)(R5) R4I5LAD R6, A; M(A) R6,M(A) 是存储器单元I6ADD R6, R7; (R6) (R7) R6请画出：（ 1） 按序发射按序完成各段推进情况图。（ 2） 按序发射按序完成的流水线时空图。解：（ 1）（2）第六章答案1比较单总线、双总线、三总线结构的性能特点。3. 用异步通信方式传送字符 "A"

46、和"8" ，数据有 7位，偶校验 1 位。起始位 1位,停止位 l 位，请分别画出波形图。解： 字符 A 的 ASCII 码为 41H=1000001B；字符 8 的 ASCII 码为 38H=0111000B；串行传送波形图为：注： B ：起始位C ：校验位S ：停止位8同步通信之所以比异步通信具有较高的传输频率 , 是因为同步通信 。A. 不需要应答信号；B. 总线长度较短；C. 用一个公共时钟信号进行同步；D. 各部件存取时间比较接近解： C9. 在集中式总线仲裁中， 方式响应时间最快， 方式对 最敏感。A. 菊花链方式 B. 独立请求方式 C. 电路故障 D. 计数

47、器定时查询方式 解： B A C10. 采月串行接口进行 7位 ASCII 码传送，带有 1位奇校验位， l 位起始位 和 1 位停止位 , 当传输率为 9600 波特时，字符传送速率为 。解： A11系统总线中地址线的功能是 。A 选择主存单元地址B 选择进行信息传输的设备C 选择外存地址D 指定主存和 I/O 设备接口电路的地址解： D12系统总线中控制器的功能是 。A 提供主存、 I/O 接口设备的控制信号和响应信号B 提供数据信息C 提供时序信号D 提供主存、 I/O 接口设备的响应信号解： D14. PCI 是一个与处理器无关的 ，它采用时序协议和 式仲裁策略，并具有 能力。A. 集

48、中 B. 自动配置 C. 同步 D. 高速外围总线解：D C A B15. PCI总线的基本传输机制是 传送。利用可以实现总线间的 传送，使所有的存取都按 CPU的需要出现在总线上。 PCI 允许总线工作。A. 桥 B. 猝发式 C. 并行 D. 多条 E. 猝发式解： B A C D E17 PCI总线中三种桥的名称是什么？桥的功能是什么？解： PCI总线有三种桥，即 HOST / PCI 桥（简称 HOST桥）， PCI / PCI 桥 和 PCI / LAGACY 桥。在 PCI 总线体系结构中，桥起着重要作用：（1）接两条总线，使总线间相互通信；（2）是一个总线转换部件，可以把一条总线

49、的地址空间映射到另一条 总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3）利用桥可以实现总线间的卒发式传送。19总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议， 请 画出读数据的同步时序图。解：分五个阶段：请求总线、总线仲裁、寻址（目的地址）、信息传送、状态返回（错误报告）。读数据的同步时序图为：20某总线在一个总线周期中并行传送 8个字节的数据， 假设一个总线周期 等于一个总线时钟周期，总线时钟频率为 70MHZ， 求总线带宽是多少？解：设总线带宽用 Dr 表示，总线时钟周期用 T = 1/f 表示，一个总线周期 传送的数据量用 D 表示，根据定义可

50、得：Dr T / D = D ×1/8B×70×106/s = 560MB/第七章1. 计算机的外围设备是指（ ）A输入 /输出设备B. 外存储器C. 输入/输出设备及外存储器D. 除了 CPU和内存以外的其他设备解： D2打印机根据印字方式可以分为（ ）和（ ）两大类，在（ ）类打印机中， 只有（）型打印机能打印汉字，请从下面答案中选择填空。A 针型打印机 B. 活字型打印机C. 击打式 D. 非击打式解：C D C A7试推导磁盘存贮器读写一块信息所需总时间的公式。解：设读写一块信息所需总时间为 Tb，平均找道时间为 Ts，平均等待时间 为 TL，读写一块信息

51、的传输时间为 Tm，则： Tb=TsTLTm。假设磁盘以每秒 r 转速率旋转， 每条磁道容量为 N 个字，则数据传输率 =rN 个字 / 秒。又假设每块的字数为 n，因而一旦读写头定 位在该块始端，就能在Tm（n / rN ）秒的时间中传输完毕。 TL是磁盘旋转半周的时间， TL= （ 1/2r ）秒，由此可得：Tb=Ts1/2r n/rN 秒8某磁盘存贮器转速为 3000 转 / 分，共有 4 个记录面，每毫米 5 道，每 道记录信息为 12288 字节，最小磁道直径为 230mm，共有 275道。问：（1）磁盘存贮器的容量是多少？2） 最高位密度与最低位密度是多少？3） 磁盘数据传输率是多

52、少？（4）平均等待时间是多少？（5）给出一个磁盘地址格式方案。解：（1） 每道记录信息容量 = 12288 字节每个记录面信息容量 = 275 ×12288 字节共有 4 个记录面，所以磁盘存储器总容量为 ：4 × 275× 12288 字节 = 字节（2）最高位密度 D1按最小磁道半径 R1计算（ R1 = 115mm）：D1 = 12288 字节 / 2 R1 = 17 字节 / mm最低位密度 D2按最大磁道半径 R2 计算：R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mmD2 = 12288 字节 / 2 R2 = 字

53、节 / mm（3）磁盘传输率 C = r · Nr = 3000 / 60 = 50周 / 秒N = 12288 字节（信道信息容量）C = r · N = 50 × 12288 = 61440 0字节 / 秒（4）平均等待时间 = 1/2r = 1 / （2×50） = 10 毫秒（5）磁盘存贮器假定只有一台，所以可不考虑台号地址。有4 个记录面，每个记录面有 275 个磁道。假定每个扇区记录 1024个字节，则需要 12288 ÷1024字节 = 12 个扇区。由此可得如下地址格式：14有一台磁盘机， 其平均寻道时间为了 30ms,平均旋转

54、等待时间为 120ms， 数据传输速率为 500B/ms，磁盘机上存放着 1000件每件 3000B 的数据。现欲把 一件数据取走，更新后在放回原地，假设一次取出或写入所需时间为：平均寻道时间 +平均等待时间 +数据传送时间另外，使用 CPU更新信息所需时间为 4ms, 并且更新时间同输入输出操 作不相重叠。试问：（ 1） 盘上全部数据需要多少时间？（2）若磁盘及旋转速度和数据传输率都提高一倍，更新全部数据需要多 少间？解：（ 1）磁盘上总数据量 = 1000×3000B = 3000000B 读出全部数据所需时间为 3000000B ÷ 500B / ms = 6000m

55、s 重新写入全部数据所需时间 = 6000ms 所以，更新磁盘上全部数据所需的时间为 ：2×（平均找道时间 + 平均等待时间 + 数据传送时间 ）+ CPU更新 时间= 2 （ 30 + 120 + 6000 ） ms + 4ms = 12304ms（2） 磁盘机旋转速度提高一倍后，平均等待时间为 60ms； 数据传输率提高一倍后，数据传送时间变为：3000000B ÷ 1000B / ms = 3000ms 更新全部数据所需时间为：2 ×（ 30 + 60 + 3000 ） ms + 4ms = 6184ms17. 刷新存储器的重要性能指标是它的带宽。 若显示工作方式采用分辨率为1024×768，颜色深度为 24 位，帧频（刷新速率）为 72HZ，求：1）刷新存储器的存储容量是多少？（2）刷新存储器的贷款是多少？解：（ 1）因为刷新存储器所需存储容量 = 分辨率 × 每个像素点颜色深度 1024 × 768 × 3B 4MB（ 2）因为刷新所需带宽 = 分辨率 ×