数字逻辑电路实验

1、 实验目的（1）掌握数字电路实验仪器的使用方法。（2）掌握门电路逻辑功能的测试方法。 实验设备双踪示波器 一台数字电路实验箱 一台万用表 一块集成芯片：74LS00、74LS20 实验原理图1.1是TTL系列74LS00（四2输入端与非门）的引脚排列图。其逻辑表达式为：VCC4B4Y4A3B3Y3A 14 13 12 11 10 9 81 2 3 4 5 6 71A1B2A1Y2BGND2YVCC2D2C2B2Y2A 14 13 12 11 10 9 81 2 3 4 5 6 71A1B1C1DGND1Y图1.1 74LS00引脚排列图 图1.2 74LS20引脚排列图图1.2是TTL系列74

2、LS20（双4输入端与非门）的引脚排列图。其逻辑表达式为：与非门的输入中任一个为低电平“0”时，输出便为高电平“1”。只有当所有输入都为高电平“1”时，输出才为低电平“0”。对于TTL逻辑电路，输入端如果悬空可看作逻辑“1” ，但为防止干扰信号引入，一般不悬空。对于MOS逻辑电路，输入端绝对不允许悬空，因为MOS电路输入阻抗很高，受外界电磁场干扰的影响大，悬空会破坏正常的逻辑功能，因此使用时一定要注意。一般把多余的输入端接高电平或者和一个有用输入端连在一起。 实验内容及步骤（1）测量逻辑开关及电平指示功能用导线把一个数据开关的输出端与一个电平指示的输入端相连接，将数据开关置“0”位，电平指示灯

3、应该不亮。将数据开关置“1”位，电平指示灯应该亮。以此类推，检测所有的数据开关及电平指示功能是否正常。（2）检测脉冲信号源给示波器输入脉冲信号，调节频率旋钮，可观察到脉冲信号的波形。改变脉冲信号的频率，示波器上的波形也应随之发生变化。（3）检测译码显示器用导线将四个数据开关分别与一位译码显示器的四个输入端相连接，按8421码进位规律拨动数据开关，可观察到译码显示器上显示09十个数字。（4）与非门逻辑功能测试逻辑功能测试将芯片74LS20中一个4输入与非门的四个输入端A、B、C、D分别与四个数据开关相连接，输出端Y与一个电平指示相连接。电平指示的灯亮为1，灯不亮为0。根据表1.1中输入的不同状态

4、组合，分别测出输出端的相应状态，并将结果填入表中。ABCDY0000000100100101101011011111ABY10与非门对脉冲信号的反相传输及控制功能的测试将芯片74LS00中一个2输入与非门的A输入端接频率为1kHz脉冲信号，B输入端接数据开关，输出端Y接示波器。用双踪示波器同时观察A输入端的脉冲波形和输出端Y的波形，并注意两者之间的关系。按表1.2中的不同输入方式测试，将结果填入表中。 预习要求与思考题（1）阅读实验原理、内容及步骤。（2）了解集成芯片引脚的排列规律。（3）TTL集成电路使用的电源电压是多少？（4）TTL与非门输入端悬空相当于输入什么电平？为什么？（5）如何处理

5、各种门电路的多余输入端。 实验报告及要求（1）画出规范的测试电路图及各个表格。（2）记录测试所得数据，并对结果进行分析。（3）简述实验中遇到的问题及解决方法。1.2 TTL集电极开路门和三态门 实验目的（1）了解负载电阻RL对集电极开路门工作状态的影响。（2）掌握集电极开路门的使用方法。（3）掌握三态门的逻辑功能及使用方法。 实验设备双踪示波器 一台数字电路实验箱 一台万用表 一块集成芯片：74LS03、74LS125、74LS04、74LS00、电阻、发光二极管等。 实验原理（1）集电极开路门（OC门）在数字系统中，有时需要把两个或者两个以上门电路的输出端连接起来，去完成一定的逻辑功能。但普

6、通TTL门电路的输出端是不允许直接连接的，因为它们的输出部分是推拉式电路。YnY1vccRLYY2集电极开路门就是将推拉式输出改为三极管集电极开路输出的特殊TTL门电路。图1.3是集成芯片的引脚图。OC门共用一个集电极负载电阻RL和电源VCC，从而可将n个OC门的输出端并联使用，并使n个OC门的输出相与（称为线与），而完成与或非的逻辑功能，如图1.4所示，显然，n个OC门的输出端连接在一起，只要其中有一个OC门的输出端为“0”，Y就为“0”。只有n个OC门的输出均为“1”时，Y才能为“1”。VCC4B4Y4A3B3Y3A 14 13 12 11 10 9 81 2 3 4 5 6 71A1B2

7、A1Y2BGND2Y图1.3 74LS03引脚排列图 图1.4 （2）三态门（TSL门） 三态门也是一种能实现线与连接的门电路。它除了通常的高电平和低电平两种输出状态外，还有第三种输出状态高阻态。处于高阻态时，电路与负载之间相当于开路。A AB AEN Y AA AB AEN Y A图1.5 三态门逻辑符号 图1.6 三态门逻辑符号图1.5表示控制端（又称使能端）EN=1时，三态门处于正常工作状态，实现的功能；EN=0时为禁止工作状态，Y输出呈高阻状态。图1.6表示控制端时，三态门处于正常工作状态，实现的功能；时为禁止工作状态，Y输出呈高阻状态。4Y4A3Y3AGND2Y1A 14 13 12

8、 11 10 9 81 2 3 4 5 6 7VCC1Y2A图1.7是74LS125（4总线缓冲器）的引脚图。当时，Y=A；当时，Y呈高阻状态。图1.7 74LS125引脚图实验内容及步骤（1）验证OC门的线与功能如图1.8所示，将1A、1B、2A、2B分别接数据开关，当发光二极管发光时，Y点处于低电平，状态为0；当发光二极管不发光时，Y点处于高电平，状态为1。Yvcc1A1B2A2BRL220 图1.8按表1.3中不同的输入状态组合输入信号，观察Y点的状态，并记录在表中。1A1B2A2BY00000 001001000110100100110101100AY001101（2）三态门逻辑功能测

9、试在74LS125中任选一个三态门，A、端分别接数据开关，Y接电平指示，测试其功能，将结果填入表1.4中。（3）选通电路用两个三态门和一个非门（见图1.90所示。1A、1、2A分别接数据开关，Y接电平指示。按表1.5中的不同状态输入，同时观察Y的状态并填入表中。根据结果分析选通电路的工作原理。1Y 11A EN 12A 2Y Y EN VCC6A5A6Y5Y4Y4A 14 13 12 11 10 9 81 2 3 4 5 6 71A1Y2Y2A3AGND3Y图1.9 74LS04引脚图0（4）单向总线传输1所示，1A接脉冲信号，2A接数据开关并置“0”，3A、1、2、3分别接数据开关并均置“1

10、”。然后按表1.6中的不同状态输入（分别将一个使能端置“0”），同时观察Y的状态并填入表中。Y 总线11Y 1A EN 12Y 2A EN 23Y 3A EN 311A2AY00001101110001101111A2A3A123Y01111011101110 预习要求与思考题（1）掌握集成芯片引脚的排列规律。（2）理解OC门、三态门的逻辑功能。（3）OC门、三态门各有哪些特点？（4）多个三态门输出端并联使用时，为什么不能同时有两个或两个以上三态门的控制端处在使能状态？应如何避免？ 实验报告及要求（1）画出各实验电路图及相关表格。（2）记录和处理所得测试数据，并对结果进行分析。（3）简述实验中

11、遇到的问题及解决方法。1.3 数据选择器和译码器 实验目的（1）掌握MSI数据选择器的逻辑功能及其使用方法。（2）掌握MSI译码器的逻辑功能及其使用方法。 实验设备数字电路实验箱 一台万用表 一块集成芯片：74LS153、74LS151、74LS138。 实验原理中规模集成电路（MSI）是一种具有专门功能的集成功能件。我们可借助于器件手册提供的功能表和引脚排列图，在明确各引脚（特别是各控制输入端）的功能和作用后，即可正确的使用这些器件。在使用MSI集成功能件时，器件的各控制输入端应严格按照选用的逻辑要求接入电路，决不允许悬空处理。（1）数据选择器在数字信号的传送过程中，有时需要从若干个数字信号

12、中将其中任一个需要的信号挑选出来，这就要用到数据选择器（又叫多路选择器或多路开关）。其基本功能是：在选择信号的控制下，从多路输入数据中选择一路数据作为输出。数据选择是数据分配的逆过程，功能恰好相反。2是双4选1数据选择器74LS153的引脚图。其中D0、D1、D2、D3是4个数据输入端，Y为输出端，是使能端。当=0时器件使能，当=1时，Y=0。A0、A1是两4选1数据选择器的公用地址控制输入端，当=0时，通过A0、A1的四种状态来控制D0D3 4个数据哪一个被选中并送到输出端Y。16 91 8VCCD4D5D6D7A0A1A2D3D2D1D0YSTGNDY16 91 8VCC2STA02D32

13、D22D12D02Y1STA11D31D21D11YGND1D023 74LS151引脚图3是8选1数据选择器74LS151的引脚图。其中D0D7是8个数据输入端，Y、是输出端，是使能端，A0、A1、A2是地址控制输入端。当=0时，通过A2、A1、A0的八种状态来控制D0D7 8个数据哪一个被选中并送到输出端。（2）译码器译码器是一个多输入、多输出的组合逻辑器件，可用于代码的转换、终端的数字显示、数据分配及组合控制信号等等。译码器可分为：变量译码器（又称二进制译码器），用以表示输入变量的状态。如3线-8线、4线-16线译码器等；代码变换译码器，用于一个数据的不同代码之间的相互转换。如4线-10

14、线译码器等；显示译码器，用来将数字或文字、符号的代码译成数字、文字、符号的电路。如BCD码-十进制译码器等。4是3线-8线译码器74LS138的引脚图，其中A0、A1、A2是地址控制输入端，07是译码输出端，ST A、B、C是使能端，当ST A =1、B+C=0时，器件使能。由A2A1A0状态控制的输出端有信号输出（为0），其他所有输出端均无信号输出（全为1）。当ST A =0、B+C=×（任意状态）时或者ST A =×、B+C=1时，译码器被禁止，所有输出端同时为1。VCC16 91 8A0A1A2GND4 74LS138引脚图如果利用二进制译码器使能端中的一个作为输入数

15、据信息的输入端，该译码器就成了一个数据分配器（又称多路分配器）。 实验内容及步骤（1）测试4选1数据选择器74LS153的逻辑功能2，将4选1数据选择器的D0、D1、D2、D3、A0、A1、分别接数据开关，Y接电平指示，按表1.7的各种输入状态进行测试，将输出Y的状态填入表中。（2）测试8选1数据选择器74LS151的逻辑功能3，按表1.8进行测试，结果填入表中。（3）测试3线-8线译码器74LS138的逻辑功能4，按表1.9进行测试，结果填入表中。表1.7 74LS153功能表 表1.8 74LS151功能表输入控制输入输出A1A0Y××1D010000D110100D2

16、11000D311100输入控制输入输出A2A1A0Y×××1D00000D10010D20100D30110D41000D51010D61100D71110输入输出ST AB+CA2A1A00123456710000100011001010011101001010110110101110×××××1×××表1.9 74LS138功能表（4）数据选择器和译码器的应用5所示，用数据选择器和译码器组成一个信号传输电路。按图接好电路，测试并说明电路的功能。分析电路的工作原理。在D7、D6、D

17、0端加信号10101010，变化A2A1A0，观察7、6、5、0的状态。74LS151 74LS138 数据选择器 译码器A2 A1 A0D0D1D2D3D4D5D6D7A2 A1 A0A2 A1 A0YSTA5 预习要求与思考题（1）阅读实验原理、内容及步骤。（2）理解地址控制输入端、使能端的作用。（3）MSI器件的各控制输入端能否悬空？为什么？（4）如何用两个4选1数据选择器和一个或门、一个非门构成一个8选1数据选择器？ 实验报告及要求（1）画出有关实验电路图和表格。（2）自拟实验步骤（4）的测试方法和测试步骤。1.4 比较器和加法器 实验目的（1）掌握MSI比较器的逻辑功能。（2）掌握M

18、SI加法器的逻辑功能。 实验设备数字电路实验箱 一台万用表 一块集成芯片：74LS04、74LS08、74LS51、74LS85、74LS283、74LS86。 实验原理（1）比较器在数字电路中经常需要将一些数据进行比较或分类。能够将两个同样位数的二进制数A、B进行比较并能判别其大小关系的逻辑器件，称为数值比较器。两数比较的结果有三种：大于、小于或相等。设定：L表示AB；M表示AB；G表示AB。VCC1B1D1Y1C 14 13 12 11 10 9 81 2 3 4 5 6 71A2A2C2B2DGND2Y67）、两个与门（见图1.18）和两个非门构成。11AB& 1MGL7 74L

19、S51引脚图VCC4B4Y4A3B3Y3A 14 13 12 11 10 9 81 2 3 4 5 6 71A1B2A1Y2BGND2Y6图1.18 74LS08引脚图当：AB时，； AB时，； AB时，。图1.19是MSI 4位数值比较器74LS85的引脚图。它可将两个4位二进制数A=A3A2A1A0和B=B3B2B1B0进行比较。当：FAB为1时，表示AB；FAB为1时，表示AB；FAB为1时，表示A=B。VCC16 91 8B3ABA=BGNDABFABFA=BFABB0B2A3A2A1B1A0图1.19 74LS85引脚图为了使4位比较器能用于更多位的两个数值进行比较，74LS85芯片

20、上还设置了AB、AB和A=B三个控制输入端，以便让更低位的比较结果串行输入。如果仅用于两个4位数值比较，则需要将AB、AB两个输入端接低电平，将A=B输入端接高电平。（2）加法器算术运算是数字系统的基本功能，四则运算是计算机中不可缺少的组成单元，而四则运算均可转化为加法运算，因此加法器就成了运算电路的核心。图1.201）所构成。两个1位数Ai、Bi和来自相邻低位的进位数Ci进行相加，本位的和数为VCC4B4Y4A3B3Y3A 14 13 12 11 10 9 81 2 3 4 5 6 71A1B2A1Y2BGND2Y=1=1& 11CiAiBiSiCi+1图1.201 74LS86引脚

21、图Si，向相邻高位的进位数为Ci+1，运算的逻辑表达式为：2是4位二进制超前进位加法器74LS283的引脚图。两位4位二进制数A= A3A2A1A0和B= B3B2B1B0相加，本位和为F=F3F2F1F0 。CI0是来自相邻低位的进位数，CO4是向相邻高位的进位数。 实验内容及步骤A2B2F2A3B3F3VCC16 91 8F1GNDCO4A1B1F0A0B0CI02 74LS283引脚图（1）测试2-2输入与或非门74LS51的逻辑功能A、B、C、D端按表1.10中的输入状态输入，观察输出端的结果并将结果填入表中。ABCDY00000001001001011010110111101111A

22、BGLM00011011（2）测试一位数值比较器的逻辑功能6所示的逻辑电路接好实验电路。A、B端分别接数据开关，G、L和M端分别接电平指示。A、B端按表1.11中的状态输入，观察比较结果，并将其填入表中。A=BABABABFABFABFABA3A2A1A0B3B2B1B0100101111011001000011110010101010100100100（3）测试MSI 4位数值比较器74LS85的逻辑功能参照图1.19将输入端A=B接高电平，将输入端AB、AB接低电平，输出端FAB、FAB和FAB分别接电平指示。数值A= A3A2A1A0和B=B3B2B1B0A、B的数值输入，观察输出端的结

23、果并将其填入表中。再任意自选三组A、B的数值输入，记录比较结果，也填入表中。（4）测试异或门74LS86的逻辑功能1接线，将结果填入表1.13中。（5）测试一位全加器的逻辑功能0所示的逻辑电路接好实验电路，输入端Ai、Bi和Ci+1分别接数据开关，输出端Si和Ci+1分别接电平指示。按表1.14进行测试，并将结果填入表中。AiBiCiSiCi+1000001010011100101110111ABY00011011（6）测试4位二进制超前进位加法器74LS283的逻辑功能2接好实验电路，按表1.15进行功能测试，并将结果填入表中。再任意自选四组数值相加，记录结果填入表中。CI0A3A2A1A0

24、B3B2B1B0CO4F3F2F1F0010100101010101010110100101110101010预习要求与思考题（1）试用串联方式进行数值比较器扩展，即用两个4位数值比较器构成一个8位数值比较器，画出其电路图。（2）串行进位的4位二进制全加器和超前进位的4位二进制全加器在速度上有何差异？为什么？ 实验报告及要求（1）画出有关实验电路和表格。（2）记录测试数据，并对结果进行分析。1.5 触发器 实验目的（1）掌握基本RS触发器、JK触发器和D触发器的逻辑功能和测试方法。（2）了解触发器逻辑功能的转换。 实验设备双踪示波器 一台数字电路实验箱 一台万用表 一块集成芯片：74LS112

25、、74LS74、74LS00、74LS08、74LS86 。 实验原理触发器是时序逻辑电路的基本单元，它能够存储一位二进制码，即具有记忆功能。触发器具有两个稳定状态，用来存储逻辑1和0，在输入信号作用下，两个稳定状态，可相互转换，输入信号消失后，能将建立起来的状态长久保存下来。（1）基本RS触发器由两个与非门交叉耦合构成的基本RS3所示，有两个互补的输出端Q和，规定Q的状态为触发器的状态。Q=1时，触发器为1态；Q=0时，触发器为0态；当输入端加上信号，触发器变离原态时，叫做触发，所加的信号叫做触发脉冲。两个输入端中，端叫做置0输入端或复位端，端叫做置1输入端或置位端。其特性方程为：使用时的情

26、况：，输出保持。，约束。 ，Q随变；、，置0；、，置1。 （2）主从JK触发器主从JK触发器是在时钟脉冲CP作用下，具有置0、置1、保持和翻转等逻辑功能的触发器。4是双下降沿JK触发器74LS112的引脚图，该触发器在CP脉冲的下降沿时触发，其中端为异步置0端，端为异步置1端。其特性方程为：使用时的情况：，正常工作。，约束。、，置0；、，置1。 QB22K2J2VCCF1GND2Q1J1K1QB016 91 834 74LS112引脚图（3）边沿D触发器边沿D触发器是在时钟脉冲CP作用下，具有置0、置1功能的触发器。 14 13 12 11 10 9 81 2 3 4 5 6 7VCC2CP2

27、D2Q1A1D1CP1QGND其特性方程为：Q n+1 = D使用时的情况：，正常工作。，约束。、，置0；、，置1。5 74LS74引脚图5是双上升沿D触发器74LS74的引脚图，该触发器在CP脉冲的上升沿时触发。（4）触发器逻辑功能的转换触发器按照功能的不同分成RS、JK、D、T、T /5种类型，而在实际工作中经常需要利用手中仅有的单一逻辑功能的触发器去完成其他逻辑功能的触发器的功能，这就需要在逻辑功能上进行相互转换。就是将具有某种逻辑功能的触发器，在其信号输入端加接一逻辑转换电路，可完成另一待求触发器的逻辑功能。可见触发器逻辑功能的转换，就是求逻辑转换电路。 实验内容及步骤（1）基本RS触

28、发器的逻辑功能测试3所示的基本RS 触发器。、端分别接数据开关，Q、端分别接电平指示。按表1.16中条件进行测试，并将结果填入表中。（2）JK触发器的逻辑功能测试4，将、端接高电平，J、K端分别接数据开关，Q、端分别接电平指示，CP接单次脉冲。按表1.17中条件进行测试，并将结果填入表中。表1.16 表1.17 Q nQ n+11110101001100010JKQ nQ n+11110101001100010DQ nQ n+1110110（3）D触发器的逻辑功能测试5，将、端接高电平，D端接数据开关，Q、端分别接电平指示，CP接单次脉冲。按表1.18中条件进行测试，并将结果填入表中。（4）触

29、发器的应用6是用三个JK触发器和一个与门构成的同步五进制加法计数器，按图接好实验电路，CP接连续脉冲信号，清零（给端加入一个负脉冲）后，用双踪示波器对应CP的波形，观察并记录Q1、Q2、Q3的波形。 预习要求与思考题（1）阅读实验原理、内容及步骤。（2）理解各类触发器的逻辑功能。（3）了解触发器如何进行逻辑功能的转换。（4）用与非门构成的基本RS触发器的约束条件是什么？如果改用或非门构成基本RS触发器，其约束条件又是什么？（5）什么是无抖动开关？机械开关能否用来做逻辑开关？为什么？ 实验报告及要求（1）画出有关实验电路和表格。（2）记录测试数据，并对结果进行分析。6同步五进制加法计数器的工作原

30、理。J QK RJ QK RJ QK RQ1Q2Q3“1”CPCPQ1Q2Q361.6 计数器1.6.1 实验目的（1）掌握MSI同步计数器的逻辑功能及其使用方法。（2）掌握MSI异步计数器的逻辑功能及其使用方法。（3）熟悉MSI计数器的应用。1.6.2 实验设备双踪示波器 一台数字电路实验箱 一台万用表 一块集成芯片：74LS192、74LS2901.6.3 实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源分，有同步计数器和异步计数器。根据计数

31、制的不同有二进制、十进制和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。无论是TTL还是CMOS集成电路，现均有品种齐全的集成计数电路供使用者选用。（1）同步计数器MSI集成功能件74LS192是一种多功能的十进制同步加/减计数器（双时钟脉冲）。它是由四个主从T触发器和一些门电路组成。具有清除、保持、并行输入、加计数、减计数等多种功能。图1.27是其引脚图，表1.19是其功能表。表 1.19CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000&

32、#215;×d3d2d1d0d3d2d1d0011××××加计数011××××减计数0111××××保持其中：CR是清零端；CPU是递增计数脉冲输入端；CPD是递减计数脉冲输入端；是置数控制端；是进位输出端；是借位输出端；D0、D1、D2、D3是并行数据输入端；Q0、Q1、Q2、Q3是并行数据输出端。D0D2VCCD3D1GNDQ0Q1CPU16 91 8CPDQ2Q3CR图1.27 74LS192引脚图当CR=1时，计数器各输出端均被清零，即Q3Q2Q1Q0=00

33、00，只有当CR=0时，计数器才能实现置数、加计数、减计数及保持等功能。计数器的递增计数脉冲输入端CPU和递减计数脉冲输入端CPD是彼此独立的，这种输入方式称为双时钟脉冲输入。当计数器作为加计数器使用时，计数脉冲就从CPU端输入，作为减计数器时就从CPD端输入。置数控制端处于0状态时，可将数据从D3、D2、D1、D0端并行存入计数器。处于1状态时，计数器便处于加计数、减计数或者保持状态。如果进行多位连接时，只要将低位的进位信号和借位信号分别接到高位的CPU和CPD端即可。（2）异步计数器MSI集成功能件74LS290是异步二五十进制计数器。图1.28是引脚图，表1.20是功能表。0 74LS290功能表输入输出ROAROBS9AS9BQ3Q2Q1Q0110×000011×000000×111001×0111001×0×0计数0×0×0××0×00×VCC 14 13 1