SARADC设计架构比较及必要说明

1、10b-200ksps-SAR-AD皎计说明目前项目的设计需求目前项目属于 COST-DOWN项目，所以电路面积是最主要的优化点，目前该 ADC 的指标要求是10b-200Ksps,精度适中，速度比较低，关键是如何减小面积降低成本且 能保证10b的模数转换有效位。项目之前采用的SMIC SAR ADC IP,需要外接电阻，整体面积是0.17mm2,本次设计的主要目的是设计不需要外挂电阻的SAR ADC且整体电路的面积小于0.17mm2。本项目中的SAR ADC针对的是单端应用，所以后续所有的讨 论只针对单端应用情况。各种SAR AD欧构比较及选定图1、单端SAR ADC1本架构OutputDa

2、ta图2、电阻分压型 DAC结构SAR ADC的基本架构如图1所示，该类型 SAR ADC中的关键点是比较器的 OFFSET和DAC的线性度。比较器的失调对于所有类型的SAR ADC具有共性，最后统一说明。1、针对不同的DAC架构分别说明其线性度、面积等优缺点。电阻分压实现DAC的传统架构：如图2所示，该类型的由开关电阻阵列构成的电压按比例缩放D/A转换器，由于抽头电压不可能低于下面的抽头，因此保持了很好的单调性。但是当D/A转换器的位分辨率提高时，开关数和电阻数均呈指数上升，面积难以接受。而且，由于该DAC不能采样保持输入电压，因此信号输入端需要专门的采样保持电路用于维持ADC转换期间VIN

3、电压的相对固定，这进一步增加了面积。此外，此类型的DAC转换精度依赖于电阻的匹配精度，在芯片内部，电阻的匹配精度低于电容的匹配精度。综合以上因素，该类型 的DAC只适合应用于转换位数较小的SAR ADC中。进制电流型女别卜是母上月1图3、二进制电流型DAC结构二进制电流型DAC架构如图3所示，逐次逼近逻辑产生数字码控制电流源的开关，从而使得不同大小的电流与输入端产生的电流做减法运算，从而得到比较器的输出串行码。该结构的DAC受限于电阻、MOS管的匹配程度，而且随着位数的增加电流镜结构也会导致比较大的功 耗。在高精度的SAR AD加构中不宜采用此类 DAGj 1 电流型 专;字*呼,* R2R图

4、4、R-2R结构的电流型 DAC结构R-2R电流型DAC架构如图4所示，最低位2R/2R并联后的到R, R+R与2R并联后又得到 R,依次类推, 当所有的电阻均接地时，Vref端看到的输入阻抗为 Ro开关S0Sn-1控制接入比较器的电流大小，该结构解决了电阻随位数呈指数增加的问题，但是电路中的开关会导致电阻的匹配难度加大，此外，电流型运算放大器增加了该结构的设计难度，该结构同样需要额外的采样保持电路。图5、电荷型DAC结构电荷型DAC架构如图5所示，电荷型也叫电容型 DAC,该结构基于开关电容阵列，配合时序设计， 运用电荷守恒的原理，实现电荷再分配而得到一个模拟电平。在SAR ADCM体实现的

5、时候，往往把信号采样和电容DAC放在一起设计，这样既实现了采样又实现了DAC,即在同一个电容阵列上面完成采样和DAC输出的数学运算。该结构采用全电容设计，在片上容易得到更高精度的匹配。不足之处在于，随着位数的增加，电容呈指数增加，从而使得电容占据了该 ADC绝大部分的面积，增加了成本。在8位及以下的SAR ADC架构中可以采用此类型的 DAC,大大简化了设计难度。图6、典型的二段分段电容结构分段电容型DAC架构如图6所示，为了解决典型电容型 DAC的电容过大问题，通常采用分段电容结构 实现高精度DAC的设计。该结构解决了电容面积随位数指数增加的问题，由于电容的 减小，该结构的转换速度会明显提高

6、。不足之处在于引入了Ca电容，该电容的寄生参数比较大，增加了匹配难度。在12位左右或者以上的 SAR AD计采用此结构的电路必须对Ca及高位电容做失配校准，这会增加相应的时序和硬件电路，增加了设计和应用 复杂度。阻容混合型DAC架构如图7所示，阻容混合型的高位采用电容结构DAC,低位采用电阻结构 DAC,以目前的10bit SAR ADC设计为例，高6位采用电容实现，低四位采用电阻实现。由于C0和C1C5所接的电压都是 Vref,所以低位电阻型 DAC不会超额，也就是说该类型的DAC结构具有出色的单调性，这提高了ADC的ENOR片上4位16档电阻型 DAC的步进为187mv（设定VREF=3V

7、）这极大地降低了低位 RES-DAM设计难度。该结构的缺点是， 电阻性DAC的电阻不能取值过小，否则电流会增力口，不利于低功耗设计。相反，增加电阻降低功耗会导致该RES-DAC勺响应速度降低，降低了该类型SAR ADC勺转换速度。以上几点决定了该类型的SAR ADM利于目前主流的高速、低功耗应用场合。但是目前我们的COST-DOWN方案的速度要求是 200Ksps,因此该结构可以满足小面积，中 等精度的应用要求。由于该结构的线性度比较好，因此不需要针对电容或者电阻阵列做进一步的失配校准，减小了设计和应用难度。综合以上情况，自主设计该SAR ADC电路时宜采用该阻容混合架构，其中，单位电容为5u

8、m x 5um ,总电容数为64*5um x 5um , 16个中等阻值的电阻及相应的开关用于 设计RES-DAC这极大的减小了整个 SAR ADC勺面积。2、SAR ADg比较器的精度对整体性能的影响假设SAR ADC的比较器由于阈值电压、尺寸及电流镜的失配等导致输入OFFSETt压为20mv,则当比较器的输入电压差值接近该范围时，会导致其输出错误的电平。该 错误电平会导致转换后得到ADC码整体偏移一个档位。由于阈值电压及尺寸、电流镜的失配属于静态 OFFSET不随PVT做动态变化，因此该参数并不影响ADC的线性度，对于检测相对变化的应用场合来说，比只是会导致输入输出之间存在一个固定的偏移。

9、较器的OFFSETS需要做校准。该问题详见图 8图8、OFFSETS致输入输出转换曲线的变化示意图设计难点及解决方案如果该应用关心模数转换的绝对精度，则必须校准比较器的OFFSE响压，如果只关心相对变化，则可以省去比较器的 OFFSE限准，则该结构的 SAR ADC设计难度会大 大降低，也会相应减小面积和设计周期，从而降低投片风险比较器的OFFSET电压30mV,所以除非应用于高精度测量，一般情况输入输出曲 线的小量偏移并不会影响使用，因此 ADC更关心的是ENOB即线性度，所以建议自主 设计该SAR ADC电路时对比较器 OFFSETS做校准，这样会大大提高设计把握度。最终可采用方案：阻容混合DAC架构，高6位采用电容架构 DAC,低4位采用电阻架构DAC,不做比较器的 OFFSE根准。RES-DAC寸VREF的要求不高，高 6位C-DAC 要求其电容上的 VREF抖动尽量小以提高转换精度，因此可以将该ADC的VREF接VCC（3.3VLDO的输出电压），另外适当