多通道数字接收机的设计与实现

1、    多通道数字接收机的设计与实现摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTAC)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。仿真结果表明，该滤波器带宽的可调范围为126 MHz，阻带抑制率大于35 dB，带内波纹小于05 dB，采用18 V电源，TSMC 018m CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。关键词：Butte    随着软件无线电的发展，中频数字接收机作为电子侦查系

2、统中的一个关键环节已经越来越受到人们的关注。    本设计主要是研制基于固定中频数字下变频的中频数字接收机。本设计通过对五通道中频数字接收机软硬件的简单介绍论证了其可行性，并对实验结果进行了简单地分析。    本设计的软件部分全部在一片FPGA内完成，提高了系统的运行速度。1 硬件设计    五通道数字接收机的系统框图如图1所示，它由五路调理电路、五路AD变换器、时钟、FPGA以及外围电路组成。中频信号经过信号调理电路后，差分信号经AD变换器采样送到FPGA进行处理，并将提取的I、Q信号送到测向处理器进行

3、处理。信号的中心频率为150 MHz，采样频率为200 MHz。11 变压器的选择    由于AD变换器要求差分输入，本设计采用2个变压器级联的方式实现模拟信号的差分转换，其连接方法见图2所示。采用这种级联方式可以提高耦合系数从而使相位稳定。本设计变压器选择Mini-Circuits公司的ADT1-1WT变压器。12 AD变换器的选择    本设计信号的中心频率f0=150 MHz，带宽B=10 MHz，根据带通采样定理：设一个频率带限信号x(t)，其频率限制在(fL，fR)内，如果其采样频率满足   &

4、#160;   上式中，n取能满足fs2(fR-fL)=2B的最大整数，则用fs进行等间隔采样所得到的信号采样值x(nTs)能准确的确定原信号x(t)。式中带通信号中心频率f0和频带宽度B也可以表示为：       上式中，n取能满足fs2B的正整数。本设计中选用的采样频率为200 MHz。    本设计中AD变换器选用ADI公司的AD9230BCPZ-250。工作频率最高可达250 MHz。AD9230采样输出数据为12 bit，精度高，而且片内集成了高性能采样保持放大器和电压参考，

5、最大700 MHz模拟差分输入带宽。此芯片为双端输入，更适合对差模信号进行采样量化。13 时钟芯片的选择    由于本设计的采样频率比较高(200 MHz)，为了保证AD变换器的最佳性能，要求提供高精度、低抖动的时钟信号。本设计选用AD95163作为系统时钟。AD9516是一款时钟综合芯片，片内集成的VCO产生频率范围为1.752.25 GHz，其输出可以提供CMOS、LVPecl、LVDS三种时钟电平，而且有14通道时钟输出。可以通过配置内部寄存器改变其输出的时钟频率，以满足不同设计的要求。    AD9516的外围电路设计在确定了

6、参考时钟频率、输出频率以及压控振荡器的频率后，利用ADI公司提供的ADIsimCLK软件设计，其主要外部连接图如图3所示。1.4 FPGA    运用FPGA设计时序逻辑电路，具有速度快、精度高、设计灵活、集成度高以及性能稳定可靠等优点。本设计选用了ALTERA公司的Strat-ix系列器件EP2S60F1020，配置芯片选用的是EPCI6。ALTERA公司的EP2S60系列的FPGA具有多个专门的电源，功耗是多个逻辑消耗功耗的综合。拥有逻辑单元48 352个，PLL锁相环12个，DSP块14个，嵌入式乘法器112个。2 软件设计   

7、; 本设计的软件实现部分全部在FPGA内进行。软件设计的流程图如图4所示。21 基于多相滤波的数字下变频    也就是说x'BI茸和x'BQ两个序列分别是同相分量xBI(n)和正交分量xBQ(n)的2倍抽取序列，xBI(n)和XBQ(n)在时间上相差半个采样点，是由于采用了奇偶抽取所引起的，可以采用两个延时滤波器来校正，两个滤波器的频率响应满足：       在本设计中根据基于多相滤波的数字下变频的理论，在混频阶段，同相分量载波为10-10，正交分量载波为010-1，省去了NCO设计和乘法

8、运算，实现起来比较方便。22 脉宽匹配滤波器221 理论基础    可以看作是由余弦信号Acos(2ft)加窗w(t)而得到的，则其傅里叶变换为两者信号频谱的卷积，其带宽则应是后窗函数的主瓣宽度所决定，及X(f)的主瓣宽度同矩形脉冲的主瓣宽度相同，为2T。    对脉宽01s，中心频率150 MHz，采样频率200 MHz的信号做仿真。仿真结果如图5所示。    通过图5可以发现单脉冲信号的频谱包含无穷多量的频率，要想让单脉冲不失真地通过滤波回路，则要求滤波器的带宽为无穷大。这在实际中是不可行的，由于能量

9、主要集中在主瓣，所以可以根据需要进行选择性地滤波。在实际应用中如果不需要脉冲的上升沿信息，可以选取脉冲宽度的倒数作为滤波器的带宽。    在实际情况中，由于是针对单脉冲信号进行处理，因此需要针对不同的脉宽情况进行分析。对于窄脉冲情况，可设计带宽相对大一些，而对于宽脉冲情况，则可选取相对较小的带宽。    在信号脉冲宽度变化范围较大的情况下，若采用统一的滤波器带宽对信号进行处理，会导致在信号带宽较窄时，有较多的带外噪声进入到接收机，影响系统的信噪比，导致系统的灵敏度降低，降低了系统的动态范围。因此。对于窄脉冲情况，可以设计带宽相对大一些

10、，而对于宽脉冲情况，则可以选取相对较小的带宽。222 Matlab仿真结果    采用Matlab对信噪比情况进行仿真，输入一150 MHz的中频信号，信噪比为10 dB，采用不同通带宽度和不同阻带衰减的低通滤波器对信号进行滤波，分析输出信号信嗓比和信噪比增益情况，得到如表1所示的结果。    通过仿真可以看出，带宽越窄，阻带衰减越大，信噪比增益越高。但是当阻带衰减大于30 dB后，信噪比提升不明显。由于滤波器带宽越窄对信号能量的减少越多，所以滤波器的带宽不可以无限的小。223 实现方法    本系统实际

11、处理中信号脉宽的范围为02150 s。根据信号脉宽的不同将信号分为3类，分别为0.21s，110s，10150s。根据不同的脉宽，设计采用了3种不同带宽的滤波器对信号进行滤波，分别是5 MHz、1 MHz、01 MHz。滤波器设计原理如图6所示。    为了减小FPGA资源占用率，采用滤波器复用的方式进行滤波器的设计，通过利用脉宽选择信号SEL(2O)对各级滤波器进行选择，最终实现对不同脉宽类型的信号进行滤波；级间加入抽取模块降低数据速率，有利于数字滤波器的设计；每级输出Data1、Data2、Data3送入数据选择输出模块MUX，通过SEL(2.0)选择最终数据

12、输出Data_out。各级滤波器的时钟采用PLL统一管理。    通过采用使能信号EN1、EN2、EN3对滤波器进行控制，可以减小系统功耗。同时，采用滤波器复用的方式，可以极大地减少所需硬件资源。    滤波器的实现是用Matlab提供的FDATool工具设计滤波器，将滤波器的系数导出，然后将其导入QuarutsII提供的IP核中。滤波器组级间抽取倍数要保证抽取后的信号频谱无混叠，抽取模块使用D触发器来实现即可，每个触发器的时钟、使能信号与下一级滤波器时钟以及使能信号保持一致。3 实验结果    脉宽匹配

13、滤波器输出的I、Q信号经过CORDIC算法得到各路信号的相位，然后计算各路之间的相位差，得到以下实验结果。    用信号源产生两路不同脉宽、150 MHz、相位差为0度的中频信号。对相位差进行提取，用Matlab对结果进行处理，计算每两路的相位差均值和标准差。实验结果见表2、表3和表4。表2为05s的脉冲信号经过一级滤波器的实验结果。表3为2s的脉冲信号经过第一级和第二级滤波器的实验结果，表4为20s的脉冲信号经过全部三级滤波器的实验结果。    从表2、3、4中可以看出本设计可以正确地给出各路信号之间的角度，并且信号经过的滤波器级数越多，相位差的标准差就越小，说明脉宽匹配滤波器的使用提高了接收