基于verilog的数字秒表的设计实现1

1、基于FPGA数字秒表的设计实现 一、测试要求 1 有源晶振频率：48MHZ 2 测试计时范围：0000”00 5959”99，显示的最长时间为59分59 秒 3 数字秒表的计时精度是10ms 4 显示工作方式：a、用八位BCD七段数码管显示读数 b、采用记忆显示方法 c、用两个按钮开关（一个按钮使秒表复位，另一个按钮 控制秒表的启动/暂停）二、设计要求 1 设计出符合设计要求的解决方案 2设计出单元电路 3 利用软件对各单元电路及整体电路进行仿真 4 在开发板上实现设计 5 撰写设计报告三、秒表功能键 1、power：秒表电源键 2、Reset：秒表复位清零键 3、run/stop：秒表启动/

2、停止键四、实验原理 1 实验设计原理 （1）、秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 （2）、秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示-。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。 （3）、可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从

3、高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。（4）、为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner0出现一个下降沿时，key-fla

4、g取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner1为9时，计数器清零。（5）、定义18位寄存器count用于存放分频和扫描用的计数值。48MHZ的时钟信号480000分频，得到100HZ的时钟信号，而计数器已48MHZ的时钟信号218分频扫描8个七段译码器。 2 实验设计方案 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用Verilog语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，本设计采用依次进行消抖、分频、数码管动态扫描、显示（译码）和计数流水

5、线的设计方法。 3 实验原理框图秒表原理框图 100hz计数分频48MhzReg1:0扫描显示五、软件设计与波形仿真1、秒表计数单位与对应输出信号hour3:0百分之一秒hour7:4十分之一秒hour11:8秒Hour15:12十秒Hour19:16分hour23:20十分2、计数器总程序：timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 20:10:58 04/19/2012 / Design Name: / Module Name: mbiao1 / Project Name: / Target Devices: / T

6、ool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module mbiao1(clk_48M,dig,seg,ena,key);input1:0 key;input clk_48M;/输入频率为48MHZ的时钟output2:0 dig;/数码管位选output7:0 seg;/数码管段选output ena; /3-8译码器使能reg2:0 dig,count3b;reg7:0 seg;reg3:0 disp_dat;/定

7、义显示数据寄存器reg18:0count;/定义计数寄存器reg23:0hour;/定义现在时刻寄存器reg clk100;/48MHZ的时钟信号480000分频，得到100HZ的时钟信号reg key_flag; /启动/暂停的切换标志reg 1:0key_inner;assign ena=0;/按键输入缓存always (posedge count16)beginkey_inner<= key;endalways (negedge key_inner0)beginkey_flag=key_flag;end/0.01秒信号产生部分，产生100HZ的时钟信号always (posedge

8、 clk_48M)beginif(count=239999)beginclk100<=clk100;count<=0;endelsecount<=count+1'b1;end/数码管动态扫描显示部分always (posedge count10) begincount3b=count3b+1;case(count3b)3'd0:disp_dat=hour3:0;3'd1:disp_dat=hour7:4;3'd2:disp_dat=4'ha;3'd3:disp_dat=hour11:8;3'd4:disp_dat=hou

9、r15:12;3'd5:disp_dat=4'ha;3'd6:disp_dat=hour19:16;3'd7:disp_dat=hour23:20;default:disp_dat=4'bxxxx;endcasedig=count3b;endalways (disp_dat)begincase(disp_dat)4'h0:seg=8'hc0;4'h1:seg=8'hf9;4'h2:seg=8'ha4;4'h3:seg=8'hb0;4'h4:seg=8'h99;4'h5

10、:seg=8'h92;4'h6:seg=8'h82;4'h7:seg=8'hf8;4'h8:seg=8'h80;4'h9:seg=8'h90;4'ha:seg=8'hbf;default:seg=8'bxxxxxxxx;endcaseend/计时处理部分always (posedge clk100)/计时处理beginif(!key_inner1&&key_flag=1)/判断是否复位键beginhour = 24'h0;endelse if(!key_flag)beginh

11、our3:0 = hour3:0 + 1;if(hour3:0 = 4'ha)beginhour3:0 = 4'h0;hour7:4 = hour7:4 + 1;if(hour7:4 = 4'ha)beginhour7:4 = 4'h0;hour11:8 = hour11:8 + 1;if(hour11:8 = 4'ha)beginhour11:8 = 4'h0;hour15:12 = hour15:12 + 1;if(hour15:12 = 4'h6)beginhour15:12 = 4'h0;hour19:16 = hour1

12、9:16 + 1;if(hour19:16 = 4'ha)beginhour19:16 = 4'h0;hour23:20 = hour23:20 + 1;endif(hour23:20 = 4'h6)hour23:20 = 4'h0;endendendendendendendmodule2.1计数时的仿真波形2.2清零时的仿真波形2.3暂停时的仿真波形六、 硬件实现 1、 用ISE软件对程序进行编译，并下载到硬件FPGA板子上进行硬件实现。板子上6个计数器与百分之一秒、十分之一秒、秒、十秒、分、十分相对应，并且开始0000”00 5959”99的计数，用两个数码管显示“-”用于分与十秒的间隔，十分之一秒与秒的间隔。2、 Run/stop和Reset功能键由FPGA板子上的开关栏的key0和key1代替。按一下key0键，数码管上的时间停止计时，然后按下key1键，数码管上时间清零复位为0000”00；接着再按一下key0键，数码管从新开始计时。七、心得体会 刚开始写程序时常因Verilog HDL语言的不熟悉，常出现综合错误的问题，但只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻