Altera系列可编程逻辑器件的结构和原理

1、本文格式为Word版，下载可任意编辑Altera系列可编程逻辑器件的结构和原理 一、Altera系列器件的性能特点与分类Altera公司的系列器件具有高密度和使用敏捷等良好的性能，它除了具有一般PLD的一般特点外，还具有改进的结构、先进的处理技术、现代化的开发工具以及多种宏（Mega）功能等优点，因此Altera公司的CPLD系列器件目前在市场上占有较大的优势。Altera系列器件主要有三大类：MAX系列；FLEX系列；以及先进的可编程单元阵列 二、Altera系列器件的结构和原理 1MAX7000系列器件MAX7000系列包括MAX7000E、MAX7000S和MAX7000A器件。（1）M

2、AX7000系列的特点（2）MAX7000S/E器件结构MAX7000S/E器件内部包括宏单元（Microcells）、规律阵列块（LAB）、扩展乘积项（EPT）、可编程连线阵列（PIA）和I/O掌握块五部分。MAX7000S/E还含有四个专用输入，它们既可用作通用输入，也可作为每个宏单元和I/O引脚的高速、全局掌握信号：时钟（Clock）、清除（Clear）及两个输出访能（Output Enable）信号。 7000S/E器件的结构图 1）规律阵列块（LAB） 每个LAB由16个宏单元阵列组成，多个LAB通过可编程互连阵列（即全局总线PIA）连接在一起。2）宏单元（Microcells）器件

3、的宏单元可以单独地配置成组合规律和时序规律等工作方式。每个宏单元由规律阵列、乘积项选择矩阵和可编程寄存器等三个功能块组成。 7000S/E器件宏单元结构图 3）扩展乘积项（EPT） 每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元供应一个未投入使用的乘积项，并将它们反相后反馈到规律阵列中，以便于集中使用。每个共享扩展乘积项可被所在的LAB内任意或全部宏单元使用和共享，以实现简单的规律功能。采纳共享扩展项后会产生一个较短的延时tSEXP。4）可编程连线阵列（PIA）全部MAX7000S/E器件的专用输入、I/O和宏单元输出均馈送到可编程连线阵列，通过在可编程连线阵列上布线，把各个LAB相

4、互连接而构成所需的规律。再将这些信号送到这些器件内的各个地方。MAX7000S/E的PIA具有固定的延时。因此，PIA消退了信号之间的延迟偏移，使得时间性能更简单猜测。5）I/O掌握块I/O掌握块的内部主要由一个全局输出访能信号中的一个掌握的三态缓冲器组成。当三态缓冲器的掌握端接地时，输出为高阻态。此时，I/O引脚可用做专用输入引脚。当三态缓冲器的掌握端接高电平常，输出被使能（即有效），I/O掌握块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。 2FLEX10K系列器件 FLEX10K系列器件包括FLEX10K、FLEX10KA、FLEX10KB、FLEX10KE和FLEX10KV等

5、5种系列。FLEX10K系列器件首次采纳嵌入式阵列，其容量高达250,000门。由于它的高密度和易于在设计中实现简单宏函数和存储器，因此，可以把一个子系统集成在单一芯片上，而每个FLEX10K器件都包含一个嵌入式阵列，每一个嵌入式阵列可以实现专用的功能，因此嵌入式阵列可以削减芯片的体积，使其运行速度更快，使用更加敏捷。 FLEX10K主要由嵌入式阵列块（EAB）、规律阵列块（LAB）、快速通道连线（Fast Track）和I/O单元四部分组成。 1）嵌入式阵列FLEX10K中的嵌入式阵列是由一系列EAB构成的。嵌入式阵列即可实现规律功能又可实现存储功能。2）规律阵列规律阵列是由一系列规律阵列块

6、（LAB）构成的。3）快速通道（Fast Track）快速通道连线供应FLEX10K器件内部信号的互连和器件引脚之间的信号互连，它是贯穿器件长、宽的快速连续通道,由遍布整个器件的行连线带和列连线带组成的。4）I/O单元（IOE）FLEX10K器件的I/O引脚是由一些I/O单元（IOE）驱动的。IOE位于快速通道的行和列的末端，每个IOE有一个双向I/O缓冲器和一个触发器。当IOE作为专用时钟引脚时，这些寄存器供应了特别的性能。当它作为输入时，可供应少于4.2ns的建立时间和0ns的保持时间；而作为输出时，这些寄存器可供应少于5.7ns的时钟到输出的时间。 FLEX10K器件系列的结构 三、边界

7、扫描测试技术 边界扫描测试技术（Boundary Scan Testing，BST），主要用于解决可编程规律器件芯片的测试问题。随着微电子技术、微封装技术和印制板制造技术的不断进展，印制电路板变得越来越小，密度越来越大，简单程度越来越高。假如仍旧沿用传统的外探针测试法对芯片和电路板进行全面彻底地测试，就难于实现。在20世纪80年月，联合测试行动组(Joint Test Action Group，JTAG)开发了IEEE1149.1-1990边界扫描测试技术规范。该规范供应了有效地测试引线间隔较密的电路板上芯片的力量。 1边界扫描测试技术简介 这种测试可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使规律追踪引脚信号，或是从引脚或器件核心规律信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期的结果进行比较。 边界扫描测试方法 2器件的BST结构 标准的边界扫描测试只需要五根信号线，即TDI（测试数据输入）、TDO