基于FPGA技术实现62256 Sram芯片的读写控制及校验器的Quartus II程序设计

1、EDA实验报告基于FPGA技术实现62256 Sram芯片的读写控制及校验器的Quartus II程序设计指导教师： 学号姓名： 实验小组成员： 一、实验目的及程序设计性能要求：如右图所示，为62256芯片关键图，管脚功能介绍如下：A0 A14地址总线(Address D0 /D7输入/输出口(Input/output CS端口选择(Chip select WE输入始能(Write enable OE输出始能(Output enable VCC电源始能(Power supply VSS接地(Ground性能要求：进行芯片进行工作室，CS，OE端口应置低电平。进行写操作时，WE端口信号应为负脉冲

2、，进行读操作时WE端口应置高电平。所需设计的控制校验功能如下：正确输出62256芯片所需的使能端信号。在进行校验工作时，正确的控制读写控制端口WE的电平状态，并顺利输入与输出地址信号及数据信号，并进行实时校验。校验的具体要求是，共分为两步：第一，向62256芯片中输入地址与数据信号，其中奇数地址输入55，偶数地址输入AA。直到向所有内存（32KB）中写入数据后，进行读操作。此时将读入的数据与芯片内实时运算的，内存中应该有的数值进行比较，若值相同则输出为1，否则输出为0。第二步基本与第一步相同，只需改变奇地址输入为AA，偶地址输入为55。二、程序设计部分1.设计方案框图：数据时钟信号复位控制2.

3、程序状态转移图：Addr=2fh/DoutAddr2fhAddr2fh3.程序流程图：初始化检验步数Quan=0YNNNNN4Verilog HDL程序源代码：module wyw(clk, addr , wr, ce, oe, data, dout,areset,data_reg, realaddr;inout7:0 data;input areset;input clk;output wr,oe,ce;output14:0 addr;output dout;output 7:0 data_reg;reg14:0 addr;output14:0 realaddr;reg14:0 realad

4、dr;wire7:0 data;wire ce=0;wire oe=0;reg wr;reg dout;parameter Idle=3h0,Write_begin=3h1,Write_end =3h2,Read_begin =3h3,Read_end =3h4;reg qiuyu;reg quan;reg2:0 STATE;reg7:0 data_reg; /程序输入输出端口及状态定义assign data=wr?data_reg:8hzz; /定义双向数据端口data的值always (posedge areset or posedge clk /时钟上升沿激励及异步复位beginif (

5、areset /异步复位设置begin wr=1b0;data_reg=8h00;addr=15b0;dout=1b0;STATE=Idle;end elsebegincase(STATE /非复位情况下程序运行，状态判断Idle: /第一状态Idle的定义begin wr=1;addr=15b0;realaddr=15b0;data_reg=8h00;STATE=Write_begin;dout=1b0;qiuyu=1b0; quan=quan; /校验步数设定，1,2循环end Write_begin: /第二状态Write_begin的定义beginaddr=addr+15h1; /地址

6、自加一realaddr=addr-15h1; /由于波形显示时直接显示地址自加一结果，因此加入一个真实地址的显示 wr=wr; /We输出负脉冲的设定if (quan /校验步数判断，并输入不同数据beginqiuyu=addr%2; /奇偶地址判断，并存入不同数据if(qiuyubegindata_reg=8h55;endelse begindata_reg=8h0AA;endSTATE=Write_end;endelsebeginqiuyu=addr%2;if(qiuyubegindata_reg=8h0AA;endelse begindata_reg=8h55;endSTATE=Writ

7、e_end; end endWrite_end: /第三状态Write_end定义begin wr=wr; /We输出负脉冲的设定if(addr=15h02f /内存地址满后转入读校验 begin STATE=Read_begin; addr=15h0;qiuyu=1b0;endelseSTATE=Write_begin; /内存地址未满时继续写数据end Read_begin: /第三状态Read_begin定义begin /与写入时同理，校验器内部data_reg寄存器产生正确的地址数据addr=addr+15h1; realaddr=addr-15h1; wr=0;if (quanbeg

8、inqiuyu=addr%2;if(qiuyubegindata_reg=8h55;STATE=Read_end;endelse begindata_reg=8h0AA;STATE=Read_end;endendelsebeginqiuyu=addr%2;if(qiuyubegindata_reg=8h0AA;STATE=Read_end;endelse begin data_reg=8h55;STATE=Read_end; endendend Read_end : /第五状态Read_end定义beginif(addr=15h02f /校验完毕后转入第一状态执行下一步读写校验beginSTA

9、TE=Idle;addr=15h0;endelsebeginif(data=data_reg /从内存中读入数据，与寄存器内此地址的正确数据进行比较begindout=1b1; /比较相同，结果输出1STATE=Read_begin;end elsebegindout=1b0; /比较不同，结果输出0STATE=Read_begin;endendend default: STATE=Idle; endcaseendendendmodule三、程序仿真及验证。1功能波形仿真2时序波形仿真4.RTL级电路模拟四、实验心得及总结：本实验逻辑复杂，程序编写难度大，要求实现功能多。本实验编写时曾参考网上

10、的类似程序流程，但程序整体经过大幅修改及优化。在程序编写过程中，曾出现如下问题：1. 逻辑关系及变量过于复杂使得程序编写陷入困境。2. 关于阻塞赋值与非阻塞赋值的方式选择失误，曾长时间引起程序仿真时结果错误。3. 网上下载的程序有先天不足级错误。以上问题的解决方法：1. 从最外层逻辑关系入手，一步一步细化逻辑关系以及程序运行流程，通过形象的流程图及状态转移图来使程序结构清晰简化，大大加快编程进度。2. 认真阅读了书本上关于阻塞赋值与非阻塞赋值的相关内容，并结合仿真时的直观错误，对每一个变量进行筛选，最后通过修改地址赋值语句为阻塞赋值，成功解决错误。3. 借鉴有用的流程部分，舍弃大部分代码部分，从新设计优化程序。本次实验中，由于方法得当，加上本学期对现代电子技术的认真学习，加上组员的配合，本