实验4 用原理图输入法设计8位十进制频率计(5-5)

1、实验 4 用原理图输入法设计 8位十进制频率计 (5-5(1实验目的:熟悉原理图输入法中 74系列等宏功能元件的使用方法,掌握更复杂的原理图层次化设 计技术和数字系统设计方法。完成 8位十进制频率机的设计。(2原理说明:利用 5.4节介绍的 2位计数器模块, 连接它们的计数进位, 用四个计数模块就能完成一 个 8位有时钟使能的计数器 ; 对于测频控制器的控制信号,在仿真过程中应该注意它们可能 的毛刺现象。最后按照设计流程和方法即可完成全部设计。(3实验内容:首先完成 2位频率计的设计,然后进行硬件测试,建议选择电路模式 3(附录图 F-4; 数码 2和 1显示输出频率值,待测频率 F_IN接

2、clock0; 测频控制时钟 CLK 接 clock2,若选 择 clock2=8Hz, 门控信号 CNT_EN的脉宽恰好为 1s 。 然后建立一个新的原理图设计层次, 在 此基础上将其扩展为 8位频率计, 仿真测试该频率计待测信号的最高频率, 并与硬件实测的 结果进行比较。 图 5-48 含有时钟使能的 2位十进制计数器 (counter8图 5-52 测频时序控制电路 (tf_ctro原理图 图 5-54 2位十进制频率计顶层电路 (ft_top_2原理图 8位十进制频率计顶层电路 (ft_top_8原理图提示 1:目标器件选择 MAX7000S 系列的 EPM7128SLC84-15。提

3、示 2:引脚锁定除了参考第 5章第 2节内容外,具体引脚编号选定应参考“实验附注 资料 附注 3:万能接插口与结构图信号 /与芯片引脚对照表”的“ EPM7128S-PL84”栏目。 提示 3:选实验电路模式 3,参考“实验附注资料 附注 2:实验电路结构图”的 “ 附 图 2-5 实验电路结构图 NO.3”栏目。提示 4:在仿真时, 2位频率计的输入信号 f_clk时钟周期取 125ms(时钟频率为 8HZ,F_IN时钟周期可取 62.5ms(频率为 16HZ 或其它; 8位频率计的输入信号 clk_8_is时 钟周期取 125ms(时钟频率为 8HZ, F_IN时钟周期可取 15.2587

4、89us(65536HZ或其它。 仿真 时间(END TIME取 10s 或 20s 。NO.3D16D15D14D13D12D11D10D8D7D6D5D4D3D2D1S P E A K E 12345678FPGA/CPLDPIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO712345678PIO15-PIO8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16引脚配置:数码管 1至 8分别显示个位至千万位的频率计数字;数码管 1(PIO19PIO16 显

5、示个位数 (q03.0; 数码管 2(PIO23PIO20 显示十位数 (q07.4;数码管 3(PIO27PIO24 显示百位数 (q13.0; 数码管 4(PIO31/PIO28显示千位数 (q17.4;数码管 5(PIO35PIO32 显示万位数 (q23.0; 数码管 6(PIO39PIO36 显示十万位数 (q27.4;数码管 7(PIO43PIO40 显示百万位数 (q33.0; 数码管 8(PIO47PIO44 显示千万位数 (q37.4; 进位 (COUTT指示灯 D8(PIO15 ;待测频率 F_IN(F_in 接 clock0;测频控制时钟 CLK(CLK_8_1S 接 clock2,若选择 clock2=8Hz,门控信号 CNT_EN的脉宽恰好为 1s 。操作:用跳线帽调节待