大疆创新硬件笔试题

1、产生EMC问题主要通过两个途径:一个是空间电磁波干扰的形式;另一个是通过传导的形式，换句话说，产生EMC问题的三个要素是：电磁干扰源、耦合途径、敏感设备。                                传导、辐射7nO1p Rh$z骚扰源-（途径）- 敏感受体MOS的并联使用原则：1.并联的MOS必须为同等规格，最好是同一批次的。2.并联的MOS的驱动电路的驱动电阻和放电

2、电路必须是独立分开的，不可共用驱动电阻和放电电阻。3.PCB走线尽量保证对称，减小电流分布不均光耦一般会有两个用途：线性光耦和逻辑光耦，如果理解？工作在开关状态的光耦副边三极管饱和导通，管压降<0.4V，Vout约等于Vcc（Vcc-0.4V左右），Vout 大小只受Vcc大小影响。此时Ic<If*CTR，此工作状态用于传递逻辑开关信号。工作在线性状态的光耦，Ic=If*CTR，副边三极管压降的大小等于Vcc-Ic*RL，Vout= Ic*RL=(Vin-1.6V)/Ri * CTR*RL，Vout 大小直接与Vin 成比例，一般用于反馈环路里面 (1.6V 是粗略估计，实际要按器

3、件资料，后续1.6V同) 。2 光耦CTR概要：1)对于工作在线性状态的光耦要根据实际情况分析；2)对于工作在开关状态的光耦要保证光耦导通时CTR 有一定余量；3)CTR受多个因素影响。2.1 光耦能否可靠导通实际计算举例分析，例如图.1中的光耦电路，假设 Ri = 1k,Ro = 1k,光耦CTR= 50%，光耦导通时假设二极管压降为1.6V，副边三极管饱和导通压降Vce=0.4V。输入信号Vi 是5V的方波，输出Vcc 是3.3V。Vout 能得到3.3V 的方波吗？我们来算算：If = (Vi-1.6V)/Ri = 3.4mA副边的电流限制：Ic CTR*If = 1.7mA假设副边要饱

4、和导通，那么需要Ic = (3.3V 0.4V)/1k = 2.9mA，大于电流通道限制，所以导通时，Ic会被光耦限制到1.7mA， Vout = Ro*1.7mA = 1.7V所以副边得到的是1.7V 的方波。为什么得不到3.3V 的方波，可以理解为图.1 光耦电路的电流驱动能力小，只能驱动1.7mA 的电流，所以光耦会增大副边三极管的导通压降来限制副边的电流到1.7mA。解决措施：增大If；增大CTR；减小Ic。对应措施为：减小Ri 阻值；更换大CTR 光耦；增大Ro 阻值。将上述参数稍加优化，假设增大Ri 到200欧姆，其他一切条件都不变，Vout能得到3.3V的方波吗？重新计算：If

5、= (Vi 1.6V)/Ri = 17mA；副边电流限制Ic CTR*If = 8.5mA，远大于副边饱和导通需要的电流(2.9mA)，所以实际Ic = 2.9mA。所以，更改Ri 后，Vout 输出3.3V 的方波。开关状态的光耦，实际计算时，一般将电路能正常工作需要的最大Ic 与原边能提供的最小If 之间Ic/If 的比值与光耦的CTR 参数做比较，如果Ic/If CTR，说明光耦能可靠导通。一般会预留一点余量（建议小于CTR 的90%）。工作在线性状态令当别论。2、输出特性曲线输出特性曲线是描述三极管在输入电流iB保持不变的前提下，集电极电流iC和管压降uCE之间的函数关系，即 

6、; （5-4） 三极管的输出特性曲线如图5-7所示。由图5-7可见，当IB改变时，iC和uCE的关系是一组平行的曲线族，并有截止、放大、饱和三个工作区。  （1）截止区 IB=0持性曲线以下的区域称为截止区。此时晶体管的集电结处于反偏，发射结电压uBE0，也是处于反偏的状态。由于iB0，在反向饱和电流可忽略的前提下，iC=iB也等于0，晶体管无电流的放大作用。处在截止状态下的三极管，发射极和集电结都是反偏，在电路中犹如一个断开的开关。 实际的情况是：处在截止状态下的三极管集电极有很小的电流ICE0，该电流称为三极管的穿透电流，它是在基极开路时测得的集电极-发射极间的电流，不

7、受iB的控制，但受温度的影响。 （2）饱和区 在图5-4的三极管放大电路中，集电极接有电阻RC，如果电源电压VCC一定，当集电极电流iC增大时，uCE=VCC-iCRC将下降，对于硅管，当uCE 降低到小于0.7V时，集电结也进入正向偏置的状态，集电极吸引电子的能力将下降，此时iB再增大，iC几乎就不再增大了，三极管失去了电流放大作用，处于这种状态下工作的三极管称为饱和。 规定UCEUBE时的状态为临界饱和态，图5-7中的虚线为临界饱和线，在临界饱和态下工作的三极管集电极电流和基极电流的关系为：     （5-1-4） 式中的ICS，IBS，U

8、CES分别为三极管处在临界饱和态下的集电极电流、基极电流和管子两端的电压（饱和管压降）。当管子两端的电压UCEUCES时，三极管将进入深度饱和的状态，在深度饱和的状态下，iC=iB的关系不成立，三极管的发射结和集电结都处于正向偏置会导电的状态下，在电路中犹如一个闭合的开关。 三极管截止和饱和的状态与开关断、通的特性很相似，数字电路中的各种开关电路就是利用三极管的这种特性来制作的。 （3）放大区 三极管输出特性曲线饱和区和截止区之间的部分就是放大区。工作在放大区的三极管才具有电流的放大作用。此时三极管的发射结处在正偏，集电结处在反偏。由放大区的特性曲线可见，特性曲线非常平坦，当iB等量变化时，i

9、C几乎也按一定比例等距离平行变化。由于iC只受iB控制，几乎与uCE的大小无关，说明处在放大状态下的三极管相当于一个输出电流受IB控制的受控电流源。 上述讨论的是NPN型三极管的特性曲线，PNP型三极管特性曲线是一组与NPN型三极管特性曲线关于原点对称的图像。1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间1。如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。PCB Layout中的3W线距原则串扰（Crosstalk）是

10、指信号线之间由于互容（信号线之间的空气介质相当于容性负载），互感（高频信号的电磁场相互耦合）而产生的干扰，由于这种耦合的存在，当一些信号电平发生变化的时候，在附近的信号线上就会感应出电压（噪声），在电路设计中，抑制串扰最简单的方法就是在PCB Layout中遵循3W原则。3W原则是指多个高速信号线长距离走线的时候，其间距应该遵循3W原则，如下图1所示，3W原则要求相邻信号线中心距离不能少于线宽的3倍，据一些资料记载的，满足3W原则能使信号间的串扰减少70%。我们在对高速信号，例如DDR3，PCIE，SATA2等布线的时候都会遵循这个原则。只要是接触过Layout 的人都会了

11、解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。11、锁存器、触发器、寄存器三者的区别。 触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。 锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。 寄存器：

12、在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控制信号有效，则只能使用锁存器；若数据信号提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据。&

13、#160;Latch 和 Register 区别 ？编程时如何避免锁存器 ？发布时间：2014-02-20 10:43:01技术类别：CPLD/FPGA     个人分类：FPGA1锁存器Latch 和 触发器flipflop锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单元； 由敏感信号（电平，边沿）控制的锁存器就是触发器；2、写电路时，产生锁存器的原因 if语句中，没有写else，默认保持原值，产生锁存器，可能不是想要的结果； case语句中，没有写完整default项，也容易产生锁存器； 

14、例子： always(a or b)beginif(a) q=b;end产生了锁存器，如下没有锁存器的情况always(a or b)beginif(a) q=b;else q=0;end3、避免使用D锁存器，尽量使用D触发器D锁存器module test_latch(y, a, b);output y; input a; input b; reg y; always (a or b) begin   if

15、(a=1b1)   y=b; end endmodule D触发器module test_d(y,clk,a,b); output y; input clk; input a; input b; reg y; always (posedge clk) begin   if(a=1'b1)     y=

16、b; end endmodule  从图8可知，例10对应的电路是D触发器。信号a被综合成D触发器的使能端，只有在时钟上沿到来且a为高时，b信号的值才能传递给a；只要在时钟上升沿期间信号b是稳定，即使在其他时候b还有毛刺，经过D触发器后数据是稳定的，毛刺被滤除。  62、写异步D触发器的verilog module.(扬智电子笔试)  module dff8(clk , reset, d, q);  input  &

17、#160;     clk;  input        reset;  input  7:0 d;  output 7:0 q;  reg   7:0 q;  always  (posedge clk or posedge

18、60;reset)   if(reset)  q <= 0; else q <= d; endmodule 63、用D触发器实现2倍分频的Verilog描述? (汉王笔试) module divide2( clk , clk_o, reset);  input     clk , reset; output   clk_o; wire in; reg out  always  ( posedge clk or posedge reset)  if&