CMOS边沿D触发器

1、数字电子技术课程研究性学习报告CMOS边沿D触发器 目 录1 设计任务及要求32 概述32.1 触发器简介32.2 触发器优点43 相关门电路43.1 CMOS传输门43.2 CMOS非门53.3 边沿D触发器63.3.1 简介63.3.2 工作原理74 CMOS D触发器74.1 分析74.2 仿真94.3 脉冲特性114.2.1 建立信号时间124.2.2 保持信号时间124.3.3 最高时钟频率125 异步置位和复位设计135.1 电路构成135.2 原理分析136 D触发器转换成JK触发器和T触发器146.1 D触发器转换成JK触发器146.2 D触发器转换成T触发器157 个人感想1

2、5摘 要：我们所学习的边沿D触发器是维持阻塞边沿D触发器，它用TTL管制成。而本文突破常规，用CMOS传输门和非门来做边沿D触发器。同时还分析了建立时间、保持时间、和延迟时间、最高频率的计算方法，建立了实现要求的逻辑图形并加以分析。关键词：D触发器；边沿触发；CMOS传输门;CMOS非门；逻辑图中图分类号： 文献标志码：AAbstract: the edge D trigger we study is maintaining block edge D flip-flop,use TTL controls into,and this practice breaks the convention:

3、with the use of CMOS transmission gate and the gate to the edge D flip-flop.At the same time also analyzed the setup time, hold time, and delay time, the highest frequency Calculate method.,also establish a logical pattern to meet the requirements and analyze them.Key words: D trigger;edge trigger;

4、CMOS transmission gate ;CMOS gate;logic diagram前言触发器，学名双稳态多谐振荡器（Bistable Multivibrator），是一种应用在数字电路上具有记忆功能的循序逻辑组件，可记录二进位制数字信号“1”和“0”。触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。触发器的线路图由逻辑门组合而成，其结构均由SR锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。CMOS D触发器是主- 从结构形式的一种边沿触发器, CMOS T 型触发器、JK 触发器、计数单元、移位单元和各种时序电路都由其组

5、成。TTL主从JK触发器抗干扰能力较差，而CMOS主从JK触发器抗干扰能力较好。1 设计任务及要求用CMOS传输门和CMOS非门设计边沿D触发器。（1） 说明电路组成结构；（2） 阐述电路工作原理；（3） 写出特征方程，画出特征表，激励表与状态图；（4） 计算出激励信号D的保持时间和时钟CP的最大频率；（5） 将设计的D触发器转换成JK触发器和T触发器。2 概述2.1 触发器简介 数字电路按照功能的不同可以分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路的特点是不具有记忆功能，它由门电路组成；时序电路的特点是具有记忆功能，触发器是它的记忆元件。按功能，触发器可以分为RS触发器、JK触发器、D

6、触发器和T触发器。按触发方式可分为电位触发方式、主从触发方式及边沿触发方式。触发器是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。它具有以下特点：有两个稳定状态“0”态和“1”态；能根据输入信号将触发器置成“0”或“1”态；输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。2.2 触发器优点使用触发器有如下优点：自动执行。触发器在对表的数据作了任何修改（比如手工输入或者应用程序的操作）之后立即被激活。 级联更新。触发器可以通过数据库中的相关表进行层叠更改，这比直接把代码写在前台的做法更安全合理。强化约束。触发器可以引用其它表中的列，能够实现比CHECK约束更为复杂的约

7、束。 跟踪变化。触发器可以阻止数据库中未经许可的指定更新和变化。 强制业务逻辑。触发器可用于执行管理任务，并强制影响数据库的复杂业务规则。3 相关门电路3.1 CMOS传输门 所谓传输门(TG)就是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成，如图3-1所示。TP和TN是结构对称的器件，它们的漏极和源极是可互换的。设它们的开启电压|UT|=2V且输入模拟信号的变化范围为-5V到+5V。为使衬底与漏源极之间的PN结任何时刻都不致正偏，故TP的衬底接+5V电压，而TN的衬底接-5V电压。两管的栅极由互补的信号电压(+5V和-5V)来控制，分别用C和表

8、示。传输门的工作情况如下:当C端接低电压-5V时TN的栅压即为-5V，取-5V到+5V范围内的任意值时，TN均不导通。同时、TP的栅压为+5V，TP亦不导通。可见，当C端接低电压时，开关是断开的。为使开关接通，可将C端接高电压+5V。此时TN的栅压为+5V，在-5V到+3V的范围内，TN导通。同时TP的棚压为-5V，在-3V到+5V的范围内TP将导通。由上分析可知，当<-3V时，仅有TN导通，而当>+3V时，仅有TP导通当在-3V到+3V的范围内，TN和TP两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管的导

9、通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优点。在正常工作时，模拟开关的导通电阻值约为数百欧，当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。MOSFET的输出特性在原点附近呈线性对称关系，因而它们常用作模拟开关。在数字逻辑电路设计中，传输门左端为输入，右端为输出，上端C反、下端C为控制端，当C反为0，C为1时TG门开通，此时右端输出out=左端输入in。 3.2 CMOS非门 两个MOS管的开启电压，通常为了保证正常工作，要求。若输入为低电平(如0V)，则负载管导通，输入管截止，输出电压接近。若输入为高电平(如)，则输入管导通，负载管截

10、止，输出电压接近0V。综上所述，当为低电平时为高电平；I为高电平时为低电平，电路实现了非逻辑运算。 CMOS反相器特点为： (1)静态功耗极低。在稳定时，CMOS反相器工作在工作区和工作区，总有一个MOS管处于截止状态，流过的电流为极小的漏电流。 (2)抗干扰能力较强。由于其阈值电平近似为0.5，输入信号变化时，过渡变化陡峭，所以低电平噪声容限和高电平噪声容限近似相等，且随电源电压升高，抗干扰能力增强。 (3)电源利用率高。，同时由于阈值电压随变化而变化，所以允许有较宽的变化范围，一般为+3+18V。 (4)输入阻抗高，带负载能力强。图3-3 CMOS反相器电路图3.3 边沿D触发器 3.3.

11、1 简介 触发器是一种时钟控制的记忆元件，触发器具有一个控制输入讯号（CLOCK），CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟由L到H（H到L）的转换时刻接受输入，则称这种触发器是上升沿（下降沿）触发的。边沿D触发器也称为维持-阻塞边沿D触发器。负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。 图3-4 阻塞D触发器 为阻塞复位线，为维持复位线，为维持置位线

12、，为阻塞置位线。触发器输出为1时，利用维持置位线和阻塞复位线，保持输出不变。触发器输出为0时，利用维持置位线和阻塞复位线，保持输出为复位状态。 3.3.2 工作原理1）CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。2）当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。3）触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它

13、们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所

14、以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。4 CMOS D触发器4.1 分析 传输门TG1、TG2和非门G1、G2组成主触发器，TG3、TG4和G3、G4组成从触发器，TG1和TG3分别作为主触发器和从触发器的输入控制门，C和是互为反量的时钟脉冲，在它们的作用下TG1、TG4和TG2、TG3不会同时开通和关断，以保证主触发器和从触发器一开一关。该触发器结构上为主从形式，但其触发方式为边沿型，而不是主从型。1）C=1时 TG1开通而TG2关断，D输入信号送入主触发器，使,。同时，TG3关断而TG4开通，从触发器与主触发器之间的联系被TG3切断，从

15、触发器保持原状态不变。2）C=0时 TG1关断而TG2开通，主触发器切断了与D端的联系，并保存了TG1关断前的状态。同时TG3开通而TG4关断，主触发器的状态送入从触发器，使输出端。由分析得，该图的D触发器是在脉冲C的上升沿触发的。图4-1 CMOS D触发器的逻辑图图4-2 上升沿触发D触发器的时序图图4-3 边沿D触发器的特征表与激励表图4-4 边沿D触发器的状态转换图4.2 仿真图4-5 仿真原理图图4-6 D波形图图4-7 CP波形图图4-7 Q非波形图图4-8 Q波形图4.3 脉冲特性图4-9 门电路传输延迟时间 导通延迟时间 ：输入波形上升沿的50%幅值处到输出波形下降沿50% 幅

16、值处所需要的时间。 截止延迟时间：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间。 平均传输延迟时间是表示门电路开关速度的参数，它是指门电路在输入脉冲波形的作用下，输出波形相对于输入波形延迟了多少时间。 平均传输延迟时间： 四个传输门具有传输延迟（），五个反相器也具有传输延迟（），传输门在导通和截止转换时会存在延迟（）（传输门TG由具有延时效应的MOS管和负载电容CL构成，所以导通和截止转换时存在延迟）。4.2.1 建立信号时间由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路

17、的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足：。4.2.2 保持信号时间 当CP=1时，TG1导通，TG2截止，D端输入信号送入主触发器中，使，这时主触发器尚未形成反馈连接，不能自行保持。跟随输入端D端状态变化。由于TG1和G1存在传输延迟，设两者总的延迟时间为，则输入信号只有在CP跳变之前大于的时间内准备好，触发器才能将数据锁存到Q输出端口，也就是能够保证信号的建立时间。 设为状态转换延迟，T2为信号传输延迟。将两者进行比较：1）T2>时，不需要有维持信号时间 以极限的

18、思想讨论，无限小，T2正常延迟数量级。此时TG门相当于理想开关，当时钟下降沿时瞬时关闭。因此此后的输入端D的状态不可能传到Q1，更不可能影响到后续的信号传输。2）T2<时，信号输入维持时间为：T2 当信号输入端D在CP由1跳变为0后，如果在某个时间经过TG1传入到Q1后，会通过G1门传送到Q2或者反馈电路Q1-TG2-G2-Q2传送到Q2，进而影响到Q3和输出端的状态，使之出现振荡。由于状态转换延迟时间为，传输时间为T2，只需在D跳变信号没有在TG1开关截止前传输到Q1即可，即D跳变信号如果在TG1确定截止后仍没传送到Q1，就不会对后续信号造成影响。那么需要的保持时间为T=T2。也就是说

19、，如果信号D在信号下降沿后T的时间段内发生了跳变，那么跳变的信号就会干扰到后面的信号。4.3.3 最高时钟频率 为保证由门G1G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于，所以时钟信号高电平的宽度应大于。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和之和，即时钟信号低电平的宽度，则有：5 异步置位和复位设计图5-1 复位电路逻辑图 为保证时序数字电路稳定可靠地工作，复位电路是必不可少的一部分。设计要求是低电平复位，即加上一个复位信号（负脉冲），电路会自动清零，即输出Q=0。当复位信号消失时，电路

20、能够恢复正常工作。5.1 电路构成 由两个基本触发器级联构成主从结构形式。主触发器是由TG1、TG2和或非门G1、G2构成。从触发器是由传输门TG3、TG4和门G3、G4构成。两个反相器为输出门，图中、为异步置0、置1输入端，如图5-1中虚线所示。5.2 原理分析 当CP=0，=1时,TG1导通，TG2关断主触发器接收输入信号D，使所以CP=0的时间为主触发器状态转换。而这时TG3关断，TG4导通，主从触发器断开，从触发器保持原状态不变。以上是准备阶段。 当CP由0跳变到1时，由1跳变到0，由于CP=1，=0，传输门TG1关断，TG2导通，D信号加不进来，而或非门G1和G3形成交叉耦合，保持C

21、P前沿时刻所接收的D信号，且在CP=1期间主触发器状态一直保持不变。与此同时，传输门TG3导通，TG4关断，从触发器和主触发器连通，接收主触发器这一时刻的状态，使，输出。这一时刻为触发器状态转换。 D触发器的状态转换是发生在CP上升沿(前沿)到达时刻，且接收这一时刻的输入D信号，因此特征方程为： 异步置1置0均使主触发器和从触发器同时异步置1置0。和输入D信号及CP都无关。6 D触发器转换成JK触发器和T触发器6.1 D触发器转换成JK触发器图6-1 D触发器转换成JK触发器JK触发器特征方程：D触发器特征方程：比较得：若用与非门实现，则有：由以上分析可得D触发器转换成JK触发器的电路逻辑图为：图6-2 D触发器转换成JK触发器电路逻辑图6.2 D触发器转换