EDA技术期末考试复习资料

1、EDA技术期末考试复习资料什么是EDA本意：Electronic Design Automation在教材中“EDA是指依赖于功能强大的计算机，在EDA工具软件平台上，对以硬件描叙语言HDL为系统逻辑描述 手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布 局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术的实现目标：完成专用集成电路ASIC的设计和实现（这种说法太片面）实现ASIC的三种途径：可编程逻辑器件CPLD FPGA半定制或全定制ASIC、混合ASIC常用硬件描述语言（HDL）:VHDL Verilog HDL System

2、Verilog System CVerilogHDL与VHDL的比较：VHDL来源于古老的Ada语言，VerilogHDL来源于C语言，VerilogHDL受到一线工作的工程师的青睐。90%上的公司采用VerilogHDL进行IC设计，ASIC设计必须学习VerilogHDL,VerilogHDL在工业界通用些，VHDL在大学教学中使用较多VerilogHDL在系统级抽象方面比VHDL差一些，在门级开关电路描叙方面VerilogHDL比VHDL强很多VHDL比较严谨，VerilogHDL格式要求宽松些集成电路设计的层次：抽象层次时序单位基本单位电路的功能（行为） 描述系统级System数据处理

3、进程及通信自然语言描述或相 互通信的进程行为级（算法级）Algorithm运算步运算的控制行为有限状态机、数 据流图、控制流图寄存器传输级（RTL）时钟周期寄存器、计数器、多 路选择器、算术逻辑 单元布尔方程、一兀决策 图、有限状态机逻辑门级Logic延时与门、或门、触发器、锁存器等原理图，VHDL门（电路）级Gate物理时间晶体管、R、L、C电压、电流之间的微 分方程物理级（版图级）ayout几何图形几何图形（硅表面上 的扩散区、多晶硅和 金属等）隐含在器件的物理 方程中综合（synthesis）将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。（是从外文翻过来

4、的别扭的句子）从算法表示转换到寄存器传输级，即行为综合从RTL级表示转换到逻辑门的表示，即逻辑综合从逻辑门表示转换为版图表示，即版图综合或结构综合功能仿真和时序仿真：1.功能仿真：是直接对VHDL原理图描述或其他描述形式的逻辑功能进行测试模拟，以 了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。2.时序仿真：就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参 数，因而，仿真精度高。CPLD还是FPGA:CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至2030多个组合逻辑输入。而FPGA勺一个LUT只能处理4输入的组合逻辑，因 此，C

5、PLD适 合用于设计译码等复杂组合逻辑。但FPGA勺制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，CPLD般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于CPLD所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。同时CPLD拥有上电即可工作的特性，而大部分FPGA需要一个加载过程， 所以，如果系统要可编程逻辑器件上电就要工作，那么就应该选择CPLDCPLD有被FPGA取代的可能.CPLD和FPGA勺编程和配置：编程工艺有三种1.基于电可擦除存储单元的EEPROM或FL

6、ASH技术：多数CPLD2.基于SRAM查找表的编程单元：多数FPGA3.基于反熔丝编程单元：比如Actel公司的FPGA编程方式有很多种-ISP:使用Jtag接口-PS（被动串行）-PP（被动并行）-AS（主动串行）-AP（主动并行）-JTAG第一个VHDLD勺例子例 4 1 2 先 1 多路选择器ENTITY mux21a ISP ORT（a,s:y：b:IN BIT：INBIT： OUTBIT-窝体部分的开始.mux21a是实体名-端口说明的开始-端口名称，端口模式数据类型端口说明的结束-实体部分的结束，实休名要一致-结构体的幵始END ENTITY mux21a： ARCHITECTU

7、RE one OF mux21a IS BEGINy=a WHEN s = ELSE b; END ARCHITECTURE one;设计单元的基本构造：一个设计单元都是由实体说明和构造体两部分组成。实体的功能是对这个设计单元与外部电路进行接口描叙。实体是设计单元的表层，实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计单元对外的一个通信界面。 结构体定义了设计单元的具体构造和操作（行为）。每个实体可以有多个结构体， 不同的结构体对应着实体不同的结构和算法实现方案， 各结构体的地位是相等的。端口说明-PORTS端口说明是基本设计实体（单元）与外部接口的描述，也可以说是对 外部引脚信号

8、的名称、数据类型和输入输出方向的描述。一般书写格式如下：PORT端口名，端口名:方向数据类型；-条件信号赋值-结构体的结束其间的端口名，端口名:方向 数据类型；端口模式：* INOUT* BUFFER数据类型：BIT:只能赋值为1或0?结构体的组成部分：对数据类型、常数、信号、子程序和元件等元素的说明部分?描叙设计单元逻辑行为的、以各种不同的描叙风格表达的功能描述语句。进程语句信号赋值语句子程序调用语句?以元件例化语句为特征的外部元件（设计单元）端口间的连接。结构体一般语言格式：? ARCHITECTURES构体名OF实体名IS?说明语句? BEGIN?功能描述语句? END ARCHITEC

9、TURE构体名;进程语句（PROCES）?所有的顺序语句都只能在进程（PROCESS中使用，进程内是顺序执行，进程与进程间是并发的。?进程是最关键的并发语句，其它并发语句：并发信号赋值、条件信号赋值、选择信号赋 值、并发过程调用等可以看作是P ROCES语句的简化形式。进程的启动和敏感信号列表：?进程的两个状态：执行和挂起?初始起动时，进程处于执行状态，进程中的语句从前向后逐句执行一遍。?当最后一句语句执行完后，返回到进程开始的P ROCES语句，进程处于挂起状态。?只要进程的敏感信号列表中任何一个信号发生变化，进程又处于执行状态。 然后再挂起,再执行，一直循环下去。y1y1RTL的介绍RTL

10、 View也就是通常所讲的能够查看VHDL或者Verilog HDL对应的电路原理图。这个功能对于使用HDL行逻辑设计的人员还是很有用的，一方面可以充分理解HDL和硬件电路的对应关系，另一方面可以更加方便的查找设计中的错误。* OUTD D : : ININ STD_LOGICSTD_LOGIC； O O : : OUTOUT Sfb_LOGICSfb_LOGIC例4 6中出现的新的语句和语言现象标准逻辑位数据类型，标准逻辑位数据类型，STD_LOGICSTD_LOGIC我们以前学过的BIT是只能取值为 0 或而 STD_LOGIC 有 9 种取值。XT 表示未初始化，X 表示强未知，O 表示

11、强逻無 0, r 表示强逻辑 1, Z 表示 高阻，MT 表示弱未知，匕表示弱逻辑 6 H 表示弱逻辑 4, j 表示忽略.T, Z 和 9C 是可综合的，其余是不可综台的。在仿真和综真和综合时，STD_LOGIC 比 BIT 更常用。说明弱逻辑弱逻辑 0：类似于电阻下拉，弱逻辑仁逻辑仁 类似于电阻上拉。IFIF CLKEVENTCLKEVENT ANDAND CLK=CLK=4.2寄存器描叙D-type Flip-flop例4 4 6 6LIBRARYLIBRARY IEEEIEEE；USEUSE IEEE.STD_LOGIC_1164.ALLIEEE.STD_LOGIC_1164.ALL；

12、从典形的时序元件 D 触发器开始扌丁开JEEEJEEE库允讦使用IEEIEEE E库中STD_LOOICJH64STD_LOOICJH64S S序包 中的所有內客-ENTITYENTITY DFF1DFF1 ISISPORTPORT ( (CLKCLK : : ININ STD_LOGICSTD_LOGIC；鶴信号CLKCLK的方佝是输入.STDSTD LOGICLOGICENDEND；ARCHITECTUREARCHITECTURE OFOF DFF1DFF1 ISISSIGINALSIGINAL Q1Q1 : : STDLOGICSTDLOGIC；BEOINBEOIN- -PROCE55P

13、ROCE55 (CLK)(CLK)BEGINBEGINIFIF CLKEVENTCLKEVENT ANDAND CLKCLK仔THENTHEN O1O1= D D；ENDEND IFIF：O=O1O=O1；ENDEND PROCE5SPROCE5S；ENDEND bhv;bhv;LOGICLOGIC栓 38cu信号的上升沿注意， 只 WIFJSWELSE-从丽 I 入寄存器元件 Q1Q1的値向财口*出什么是 EVENT?什么是 CLKEVENT? 化。CLK中文是“事件是变化是是 CLK 信号信号的上升沿或下降沿，还有其它情况的变电平触发型寄存器（LATCH）例4/44/4LIBRARY IE

14、EE；USE IEEE STD_LOGIC_1164 ALL；ENTITY DFF1 ISPORT(CLK : IN STD_LOGIC,D: IN STD-LOGIC;Q： OUT STD LOGIC编译时出现 Warning: Found combinational loop of 1 nodesWarning: Node Q$)aich-WRTL 视图:DCLkCLkEND；ARCHITECTURE血OF DFFI ISBEGIN件f直诂布PROCESS (CLKJDj旳具职BEGIN1FCLK-1THENQ a aENACIHJ I_I I_ LT_jn_n_TLLa_L当CLKCLK

15、再时*Q Q与D D相同, 当CLKCLK为低时，Q Q不变化.工程设计屮尽量不使用电平融发型的寄存器工程设计屮尽量不使用电平融发型的寄存器异步时序电路设计：? ? 一个时钟进程只能构成对应单一时钟信号的时序电路。? ? 构成时序电路的进程称为时钟进程。? ? 异步逻辑最好用多个时钟进程语句来构成。例4-14-15 5异步时序逻辑的例子I IFPAPY IFFF;USE I匸匚匚WTD_LOGIC_Xe!4.ALL;ENTITY MULTLDFF ISPORT (DAIN STD_LOGIC;CLK:INSTD_LCGIC:QQOUTSTDLOGIC);EhD MULTLDFF： ARCHIT

16、ECTURE血OF MULTI_DFF IS_SIGNAL U1.(J2：5TD LOGIC：BEGINPR01.PR0CESSCCLK)BEGINIF CLKEVENT AND CLK*THFM Q1 =0T (Q2 OP AEND IF;D END PROCESS：门飞PROCESS(QI)BEGINIF QIEVENT AND Q仁TCLKIMTHEN Q2=D：END IF;QCbA AI II I * *- PROSPROS- QQ4.3 1 位二进制全加器的 VHDL 设计层次化设计1 位全加器可以由两个半加器和一个或门连接而成口LIBRARY IEEEUSE归EE.STD_LOG

17、IC_1164,ALL;ENTITYLMefer isPORT(諏诚仙:INSTD_LOGIC：叽OUTSTO_LOGIC)：END ENTITY5;ARCHITECTURE fd1 OF 5加ISCOMPONENT-土叩龍声明1 r；旬PORT(妙朋STD_LOGCC:OUTSTD_LOGIC)：END COMPONENT,COMPONENTor2a或声旳语词 妙I魄 A|NSTD_LOGCc: OUT STD_LOGIC);END COMPONENT；SIGNALS: STD_LOGIC;BEGINU1：tcaddsrPORT MAP(a=aiiLb=bJK=d=e):U2:PORT MA

18、P(a=QiruXi=t=sum),U3: or2aPORT MAP (a=it?=U=CM).END ARCHITECTURE fd1;A =1&0& d(1) &1元素与元素并置，并置后数组长度为4IF a & d =“101011 THEN.-用VHDL实现组合逻辑和时序逻辑的方法:IF条件句中可以使用并置符组合渥辑=- 并发语句Proce外 顺序语句（Process內1.敏感列表要全2.不能有不完整条件句吋序逻辑=敏感信号列表中，要有时钟不完整条件语句顶层描叙-全加器例 49dndnBinBinbin并置操作符(连接操作符)-&?把操作数或数组合

19、并起来形成新的数组。SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0);h h 4ddar4ddar；uiui4.4计数器设计：例4-20 4位二进制加法计数器ENTITY CNT4 ISPORT (CLK: IN BIT;Q: BUFFER INTEGER RANGE 15 DOWNTO 0); -QEND;ARCHITECTURE bhv OF CNT4 ISBEGINP ROCESS(CLK)BEGINIF CLKEVENT AND CLK= 1THENQ = Q+1;-END

20、 IF;END P ROCESS;END bhv;(力口粗4.5 一般加法计数器设计例 4-22LIBRARY IEEE；USE IEEE.3TD_LOGIC_1164 ALL；USE IEEE STD_LOGIC_JNSIGNEDALL； ENTITYCNT10IIISPORT fCLK,RST,E忖：I忖STD_LOGIC；CQ : OUT STD_LOGIC_VTOR (3 DOWNTO 0)：COJT ； OUT sfD_LOGic )；ENDC忖TgARCHITECTURE OF CNT10 IISBEGINPROCESS (CLK,R3T,EN)VARIABLE CQII STD_

21、LOGIIC_VECTOiR (3 DOWNTO 0)； “CQI是变星BEGINIF R3T二T THEN CQI:二(OTHERS O),；EL3IF CLKEVENT AND CLK=1 THENIF EN THENIF CQI O)：END IF；END IF,END IF：IF CQI = 9 THEM GOUT = T；ELSE COUT = DEND IF：CQ = CQI；EMDP ROCESS;END职!磁例4-22中的新语句现象：为BUFFER莫式在符号=两边都出现了Q十进制加法计数器计数器异步复位“检测时钟上升沿-检测是否允讦计数（同步使能）-允讦计数,检测是否小于 9

22、-大于匕计数值？S 零“计数值丈于 9,输出进位信号“将计数值向端输出?变量（VARIABLE）:与SIGNAL样也是数据对象SIGNAL用“)用X给位矢量的某一部分位赋值后，再给剩余的位赋值。例1:SIGNAL d1 : STD_LOGIC_VECTOR (4 DOWNTO 0);d1 0);等同于d10)等同于a1:=“0000000000000000”例3: d11,3=1,OTHERS= 0)等同于d1的第一位和每3位赋值为1,其它位赋值为0问题：为什么说RST是异步复位信号？为什么说EN是同步使能信号？P ROCESS (CLK,RST,EN)BEGINIF RST =1THEN C

23、QI := (OTHERS =O);-计数器异步复位ELSIF CLKEVENT AND CLK= 1THEN -检测时钟上升沿IF EN =1THEN-检测是否允许计数(同步使能)进行渐进式综合：?渐进式综合是自上而下和自下而上渐进式编译流程的组成部分，可以将设计中的实体指定为设计分区，在上面逐渐进行An alysis & Syn thesis，而不会影响工程的其他部分。?设计完成后，渐进式综合只更新重新综合的设计部分，从而缩短了综合时间，减少了对 运行时存储器的占用。您可以修改并重新综合设计的一部分，而不会影响其他部分，这 意味着在没有改动的部分，已寄存和已结合的节点名称保持不变。

24、成功进行工程及其所 有分区的Analysis & Synthesis之后，单个分区必须合并到一起，作为完整工程的一部分再次进行编译。ProcessProcess信号赋值的说明信号(signal)与变量(variable):?变量只能用在Process内部，变量不能用于?变量与信号的数据类型相同?对变量的赋值马上有效，对信号的赋值是计划，是排队?变量的主要作用是在进程中作为临时的数据存储单元(不全对)PROCESSPROCESSBBGTNBBGTNIFIF) )th = a; c = b;EHDEHD IF;IF;ENDEND PROCESSPROCESS ; ;aft&K- a

25、ft e ISTHEMTHEMtheri sIngolockedge”ago&sthetheri sIngclockedge,b bgo&sto bto cORProcess间进行通信0clock2 2信号(signal)与变量(variable)变量杲虚的信号是硬件连接的抽彖信号在赋值时可以产生附加延 时变量杲逻辑存储，杲一种载 体，杲一种符号变i在赋值时不产生附加延时变量的使用PROCESS (clock) VARIABLE b : tdjogic ;BEGINBEGINIF risingedgetclock) THEN b :=a; - this is immediate

26、 c =b; -this is scheduledEND IF; END PROCESS ;悟号賦值写变產贼値的 E 匕较乏三例6 6 3 3LJORARYLJORARY IEEEIEEE；USEUSE IEEE.STD_LOGiC_1IEEE.STD_LOGiC_1 164164 ALUALU ENTITYENTITY DFF3DFF3 ISISPORTPORT ( ( CLK.D1CLK.D1 ININ STD_LOGIC.STD_LOGIC. QIQI : : OUTOUTSTD_LOGICSTD_LOGIC)；END.END.ARCHITECTUREARCHITECTURE 0 0矽O

27、FOF DFF3DFF3 ISISSIGNALSIGNAL A.BA.B STD_LOGIC.STD_LOGIC.BEOINBEOINPROCESS(CLK)PROCESS(CLK) BEGINBEGINIFIF CLKEVENTCLKEVENT ANDAND CLKCLK = = T T THENTHEN A A DI.DI.B=B= A.A.QIQI = B.B.ENDEND IFIF；ENDEND PROCESSPROCESS：ewj.ewj.例6M6MLBRARYLBRARY IEEE.IEEE.USEUSE IEEEIEEE STD_I-OGIC_1STD_I-OGIC_1 164.

28、ALU164.ALU；ENTITYENTITY DFF3DFF3 ISISPORTPORT C C CLK.D1CLK.D1 : : ININ STO_LOGICSTO_LOGIC； QIQI OUTOUTSTD_LOGICSTD_LOGIC ););END.END.ARCHITECTUREARCHITECTURE gygy OFOF DFF3DFF3 ISIS BEGINBEGINPROCESS(CLK)PROCESS(CLK) BEGINBEGINVARVAR lABLElABLE A.BA.B STD_LOGIC.STD_LOGIC.IFIF CUKEVENTCUKEVENT ANDAN

29、D CLKCLK = = *1*1* THENTHEN A A：= = DI,DI, e e ：= = A A：G1G1 = e e * *信号是实的clocka-a-卜 *-Ti例 6 7LIBRARY IEEE；USEUSE IEEEIEEE STD_LOGIC_1STD_LOGIC_11 1 fidfid .ALL;.ALL;ENTITY muM启 -PORTPORT ( ( IO,l1.l2J3.a,t). IN STD_LOGICSTD_LOGIC； q : OUT3TD_LOGIC3TD_LOGIC )；ENDEND mux4;ARCHITECTURE bodybody mu刚OF

30、 mux4 IS BEGINBEGINprocess (i0,i1 j2,i3,a,b)variable mij(i: integer range 70.beginmyxwal :=0：if a a=叩)thenthen (WcaJ ：=+i+i . . endif；if ( b b = = T ) thenthenOQU阴I;=型豳+2+2 , , e en n口if;if; case mijl iswhenwhen 0 = q q q = q q q = null.null.end case;end process.END t0dy_mux4;FUFUD DQ QfilAfilACIACI

31、A因为q定卜元轄倍句，听以匸三以.0 1例 6-7 作以下修改后,才能生成纯组合逻辑修正后的例 6 7LIBRARY IEEEUSE IEEE.STD_L0GIC_1164.ALL. ENTITY mux4 ISPORT (i0.j1 ,i2.i3,a.b : IN STD_LOGIC. q : OUTSTD_LOGIC )；END mux4.ARCHITECTURE body_mux4 OF mux4 IS BEGIN卩rocess (i0.i1 .i2,i3.a,b) variable rnl:integer range 7取咖0； begin：=0;if ( a = 1) then:=+1 ; end if;if(b = 1)tnen !W| :=+2 i end if;case mii is when 0 when 1 wtien 2 wtien 3=q =iO；q=i1；q =i2iq qdQ Q UIUIBAW-flBAW-flO O状态机的常用描叙方法状态图(tMe Diagram)状态图主要包含状态和转移。动作主要有两种：状态动作和转移动作，只有转移动作严 只有状态动作构成Mo