基于CS5321与CS5322的多路数据采集系统

1、    基于CS5321与CS5322的多路数据采集系统    基于CS5321与CS5322的多路数据采集系统    类别：模拟技术                             

2、0;    &nbsp引 言   &nbsp一A/D转换技术以其高分辨率和大的动态范围在数据采集系统中得到了广泛应用：但一A/D转换器通常采用串行传输，因此由它实现的采集系统大多包含串并转换单元。为了达到系统设计简化，降低系统成本的目的，探讨一种直接用串行传输的多通道数据采集系统的方法十分有必要。   &nbsp采用一A/D有三个优点：第一是一A/D转换器的前端无需设置大陡度的抗混叠模拟滤波器，也无需设置采样保持电路；其次，由于一A/D可直接对大动态范围的模拟信号进行高精

3、度的转换，无需加上程控放大器；最后，由于一A/D一般都采用串行方式进行数据传输，如果系统设计得当的话，接口电路将会非常简洁。   &nbspCS5321和CS5322分别是一调制器和可编程多级FIR线性相位数字抽取滤波器。二者结合，可得到24位高精度A/D转换器   &nbsp系统，它们的接口电路如图1所示。CS5321的工作频带为O1500 Hz，可输出两种不同速率的过抽样1位一位流。CS5322是为CS5321设计的专用数字抽取滤波器，它是一个抽样率可变的3级抽取数字滤波器，通过对它的DECC、DECB、DECA三

4、个控制位编程可以得到4 kHz、2 kHz、1 kHz、500 Hz、250 Hz、125 Hz、62.5 Hz 七种不同的输出抽取率，输出的字长为24位，并且在串行口读工作方式下以位流的形式从CS5322的SOD引脚输出。    &nbsp根据CS5321和CS5322的这些特点，在选择系统的中央处理及控制单元的时候，最好选择字长为32位的带有串行口的DSP或其他的微处理器。         &nbsp1 系统的总体接口   &nbsp基于

5、以上介绍及整个系统采用串行传输的考虑，采集系统的总体接口框图如图2所示。        &nbsp由图1可见，多通道模拟信号先经过前置放大器送到各自的一A/D转换器，得到的多通道数字信号在多路控制电路的作用下，通过串行口传输到中央处理控制单元，经过适当的处理后可以送入存储器中存储。整个系统设计的关键在于多通道的串行口接口设计，下面予以介绍。   &nbsp2 多通道串行接口的设计原理与实现   &nbsp由前面介绍可知，CS5322输出为24

6、位串行比特流，只需要加入少量的多路控制逻辑，就能够实现多通道的A/D转换器与DSP的直接连接，几乎不需要加入其他的任何接口逻辑电路。下面从分析一A/D转换器的工作时序开始，详细介绍该采集系统的原理及具体实现。   &nbsp2.1 一A/D转换器的串口读操作时序   &nbsp由CS5321/CS5322组成的一A/D转换器的串行口读操作时序如图3所示。        &nbsp当CS5321/CS5322的输入时钟(CLKIN)为1 MHz

7、时，调制器(CS5321)输出速率为256 Kb/s的串行抽样比特流。通过对CS5322的抽取率控制位(DECC、DECB、DECA)的不同赋值，可以产生7种不同的输出字率(即采样频率)，字长为24位。CS5322的初始化可以通过软件编程，也可以通过硬件直接置位完成。具体采用哪种方法，可以根据系统的需要来选择。   &nbspCS5322 的 DRDY为数据准备好信号引脚。当DRDY为高电平时，表示CS5321/CS5322组成的一A/D转换器已经进行完一次转换，并已由CS5322将数据在其输出缓冲器中准备好，数据可以从串行口输出。CS5322中读操作控制

8、插针有CS、R/W、SCLK、SOD。当CS=O且R/W=1时，串行口处于读操作有效。RSEL引脚用来选择串口输出的是数据缓冲器，还是状态缓冲器的数据，SOD为串行数据输出插针。当读状态被选择后，不管SCLK是高电平还是低电平，第一位输出数据都会在SOD插针出现，并且在SCLK的下降沿终止。第一个SCLK下降沿后，每一个SCLK的上升沿从SOD引脚输出一位数据。输出的位流顺序为高位(MSB)在前低位(LSB)在后。   &nbsp22 多通道串行接口的原理   &nbsp通过以上对CS5322的串行读操作时序的分析，可

9、以得到利用CS5321/CS5322实现的多通道数据采集系统的传统方案。以M通道为例，系统的框图如图4所示。        &nbsp在由CS5321/CS5322组成的一A/D转换器的多通道采集系统中，传统方案如图4所示。通过控制器轮流接通各道的DRDY信号，在DRDY为高电平时各道轮流从SOD引脚将数据输出到控制器。由CS5321/CS5322所组成的一A/D转换器的采样率，由DECC、DECB、DECA三位设定，可以为625 Hz4 kHz等7种。对应每一种采样率，所要求的移位时钟(SCLK)的最低频率fmin

10、=fs×24(fs为采样率)。在典型用法中，只需要根据采样率要求设计一个时钟源，使它的频率略高于，fmin即可。时序示意如图5所示。   &nbsp2.3 对传统方案的改进   &nbsp按照上述方案，虽然可以完成多通道数据采集系统的设计，但是用这种方案设计的多通道数据采集系统完成一次多道数据采集传送的周期(T=m×24/fs)很长，特别是图5 传统方案的多通道数据采集时序示意图随着m的增大，即通道数的增加，T将成倍增加。   &nbsp通过对CS5321/CS

11、5322的进一步研究发现，CS5322对SCLK要求的最小周期可以为100 ns，远远高于传统的设计方法所采用的移位时钟频率。因此，可以通过加快串行移位时钟(SCLK)来加快读出数据的速率，从而实现在一个采样周期内读出多道的数据。假设SCLK的频率为fb，则每道的24位的数据需要的移位时间为tm=24/fb，又采样周期为Ts=1/fs(fs可以为62.5 Hz、125 Hz、   &nbsp250 Hz、500 Hz，1 kHz、2 kHz、4 kHz)，fb的最大值可以达到10 MHz，只要适当提高fb就可以使tmTs，这样在一个采样周期里最多可以完成T

12、s/tm道数据传送，大大地提高了多通道数据采集传送的速度。例如，当fs=1 kHz，fb=1 MHz，则由以上分析可知，理论上一个采样周期里最多可以传送42个通道的串行数据。考虑到器件延时等多种因素，实际应用中应比此理论值小。   &nbsp改进后的连线框图，是在图4的基础上去掉虚线部分，直接将第一通道的DRDY与FSR相连即可。改进方图6 改进方案的多道数据采集时序示意图改进后的多路一A/D转换器同时进行卷积运算和数据转换，并几乎同时产生DRDY信号，但只有第一道的DRDY信号接到控制器的帧同步引脚(FSR)，来触发处理器的串口接收1帧数据。各通道的片选

13、CSl、CS2CSm由控制器在一个采样周期里依次选中，各通道的SOD引脚都直接连接到控制器的DR引脚，整个系统的移位时钟可以由外部时钟源提供，也可以由控制器产生。        &nbsp整个系统的数据采集过程如下：初始化，启动A/D。将A/D转换器的R/W置高电平，并设置采样率。当DRDY变为高电平，同时使CSl有效，开始第一道数据采集；当24位数据全部接收完毕，第一道完成，使CS2有效，开始第二道采集，依次完成M道数据采集。将数据存储并处理。   &nbsp结 语