基于AD9516的高速四通道时间交叉采样时钟的设计_百度文库

1、1引言随着数字信号处理的高速发展 , 模拟信号的处理已被数字化处理代替 。 但对数字系统分辨率的日 益提高 , 作为模数转换系统的核心 A/D 转换器 , 其 精度和采样率也随之提高 。 但精度和采样率是一对 矛盾体 , 很难同时满足要求 , 因此成为制约 A/D 采 样系统发展的瓶颈 。 时间交叉采样方案的提出 , 突 破了单个 A/D 转换器性能的局限性 , 采用多片高速A/D 转换日历交替采样是一种提高系统采样率的有 效方法 。 在多片并行 A/D 转换器采样系统中 , 信号重 构对于采样时钟精度要求相当严格 , 传统的晶体振荡器加移位电路和滤波电路的模拟方式已 不能满 足这一要求 。

2、本文提出基于时钟分配器 AD9516向四路时间交叉 A/D 转换器提供采样时钟 。2器件简介及其配置AD9516是一款集低相位噪声时钟发生和低抖 动 14通道时钟分配功能于一体的时钟分配器 。 其 内部集成 1个整数 N 分频的频率合成器 、 2个参考 输入端 、 1个压控振荡器 (VCO 、 可调延迟线和 14个时钟驱动器 , 还包括 LVPECL 、 LVDS 和 CMOS 输 出 。 另外 , 片内集成的 VCO 可提高系统可靠性 。 14个输出通道分别为 6路 (3对 时钟可高达 1.6GHz 的 LVPECL 输出和 4路 (2对 时钟高达 800MHz 的 LVDS 输出 , LV

3、DS 时钟输出可选为高达 200MHz 的 两通道 CMOS 输出 。基于 AD9516的高速四通道时间交叉采样时钟的设计王和国 , 张玉静 , 刘书明(西安电子科技大学 电子工程学院 , 陕西 西安 710071摘要 :针对四通道时间交叉采样对时钟的严格要求 , 提出了使用时钟分配器 AD9516给四个交叉采 样的模数转换器 AD9445提供四路在相位上严格相差 90°的 110MHz 的采样时钟 。 在介绍 AD9516特性的基础上 , 详细说明了系统设计电路结构 , 并利用 FPGA 模拟高速同步串行口 (SPI 协议 , 实现 了 DSP 利用 FPGA 当作桥接器件和 AD

4、9516通信 。 关键词 :时间交叉采样 ;AD9516; FPGA ; SPI 协议中图分类号 :TN713, TP333.2文献标识码 :A文章编号 :1006-6977(200806-0007-03Design of high-speed four-channel time-interleaved sampling clockbased on AD9516WANG He-guo , ZHANG Yu-jing , LIU Shu-ming(School of Electronic Engineering, Xidian University, Xi an 710071, China Ab

5、stract:As to the strict requirement of four channel time-interleaved sampling for clock,a new methodthat uses clock buffer AD9516to provide four sampling clocks of 110MHz which differ by 90°in phase for four time-interleaved analog-to-digital converter is introduced in this paper.The characteri

6、stics of AD9516and the circuit diagram are presented in detail. Making use of FPGA to simulate SPI protocol, the communication between AD9516and DSP is realized by using the FPGA as bridge chip. Key words:time-interleaved sampling ; AD9516; FPGA ; SPI protocol基于 AD9516的高速四通道时间交叉采样时钟的设计测控技术收稿日期 :2008

7、-04-01稿件编号 :200804003作者简介 :王和国 (1984- , 男 , 西安电子科技大学研究生 。 研究方向 :信号处理与系统仿真 。-7- 国外电子元器件 2008年第 6期REN_SEL :参 考 选 择 。 AD9516有 REF1和 REF2两个参考时钟输入端 , 该引脚用于定义系统 是采用 REF1输入 (拉低 还是 REF2(拉高 的参考 信号 。SCLK , , SDIO , SDO :串 口 同 步 I/O , 与 SPI 协 议相兼容 , 实现与 AD9516内部寄存器的通信 。 其中 SCLK 为时钟输入 ; 为片选信号 ; SDIO 为主机输 出 /AD9

8、516输入 (SCLK 的上升 沿 , 或者主机 输入 / AD9516输出 (SCLK 的下降沿 ; SDO 为主机输入 / AD9516输出 。REFMON , LD , STATUS :状态输出 , 用于测试 AD9516内部信号 。 通过改变 0x17, 0x1A , 0x1B (内部 寄存器的地址 3个寄存器 , 测试 VCO 及分频器的 输出时钟 , 获得当前 AD9516工作状态 。LF , CP :外部环形滤波 , 可向内部 VCO 提供反 馈电压 。OUT6, , OUT7, , OUT8, , OUT9, :输出四路 LVDS 时钟 , 可向 A/D 转换器提供 采样时钟

9、。以上为 AD9516主要引脚的功能描述 , 还有一 些包括输入电压 , 复位等引脚的功能描述可见参考 文献 2。 根据上述主要引脚描述 , 给出了 AD9516的 外围电路配置图 , 如图 1所示 。AD9516可设置 3种工作模式 , 包括外部 VCO 、 外 部 CLK 以 及 内 部 VCO 。 本 系 统 设 计 采 用 内 部 VCO 和参考输入频率工作模式 。2.3.1PLL 的工作原理参考输入 (REF1输入 先经 R 分频模块 (14位 寄存器 , 再通过 R 延时模块 (延时可调节 后进入 PFD(相位 /频率监测 模块一端 , 同时 VCO 产生的信 号通过 N 分频模块

10、 (预分频模块 P.P+1和 A/B 计数 模块 和 N 延时模块 (延时可调 后进入 PFD 的另一 端 ; PFD 用于比较两信号的频率和相位差 , 产生与之 成比例的信号传输给 CP 除了 PLL 用于产生稳定的 VCO 所涉及的寄存 器 R,A 和 B 外 , 分频寄存器还包括时钟输出分频寄 存器 , 每对儿输出通道的分频寄存器 。 时钟输出分 频器可以随意设置为 26中的任意整数 , 输出通道 的每个分频器可选用 132中的任意整数作为分频 参数 。 需要注意的是 :PLL 的 R 、 A 和 B 这 3个寄存 器的配置相互制约 , 必须合理配置 VCO 才能工作在 由参考输入提供的

11、频率范围内 , 否则将导致不能锁 存锁相模块 。 这些制约包括 :PFD(相位 /频率监测 输 入频率范围 、 A 和 B 计 数 器 输 入 最 高 频 率 、 A 和 B 值大小 。 设计时 , 考虑到这些制约以及设计的需要 就能正确配置内部分频寄存器 。调整输出相位 :包括相位延时粗调和相位延时 细调 。(1 相位延时粗调由于系统要求相差为 90°的四路 110MHz 采样 时钟 。 OUT6作为相位的基准信号 , 则 OUT7相对延 时 90°, OUT8相对延时 180°, OUT9相对延时 270°。 由于四路 LVDS 输出是 2对 , 每

12、对共用 2个分频器 。 OUT6与 OUT7共用 , OUT8与 OUT9共用 。 AD9516的分频器可选用相位延时 , 因此 , 可把 OUT8与 OUT9共用的分频器设置为相位延时 180°, 则在相位细调 时 , 只需调整 OUT7延时 90°, OUT9延时 90°即可 。 (2 相位延时细调对于 OUT7与 OUT9相对于 OUT6与 OUT8的 延时 90°, 通过调节每个输出通道的 T 微小延时模 块来实现 , 相位延时细调是通过对 T 模块内的电容 充放电获得 , 延时时间可通过电容量和电流值计算 。3软件编程根据 AD9516的工作原

13、理 , 正确配置所有寄存 -8- 器 , 需 要 把 数 据 加 载 到 AD9516内 部 寄 存 器 。 AD9516的加载模式为串口同步加载 , 兼容于 SPI 标 准协议和 SSR 协议 , 串行控制端允许对 AD9516所 有寄存器的配置进行读 /写 , 支持单字节和多字节及 高 /低位优先顺序模式 , AD9516串行控制可以配置 为单一的双 I/O 引脚 (SDIO 或两个单向引脚 (SDIO/SDO 模式 。 默认模式下 , AD9516为双端模式加载 , 加载时钟为 SCLK 。为了便于调试 , DSP 作为整个读写操作的核心 , 不管是读数据还是写数据都由 DSP 完成 。

14、 写 AD9516的软件流程是先把写入寄存器的数值存放在 FPGA 的 ROM 中 , 由 DSP 通过慢速协议从 FPGA 读取数 据 , 然后通过 DSP 写入 FPGA 的写模块 , 最后写入AD9516。 而读 AD9516的软件流程是根据 AD9516的读时序 , 写入读指令 , 最后由读模块读取 AD9516的寄存器数值 。 具体 FPGA 设计如图 2所示 。在完成 FPGA 设计后 , 由于整个系统控制都是由DSP 完成 , 因此需对 DSP 进行编程 。 以下给出部分 DSP (TS-201 的写 AD9516的程序代码 , 其中系统寄 存器配置为 0X189067:64位总

15、线 , 慢速协议 。/从 FPGA 中读取写入 AD9516的数据 /lc0=20;j0=0x30060000; j1=data_buffer1; LOOP:xLr1:0=Lj0+=2; Lj1+=2=xr1:0; if nlc0e, jump LOOP(NP;/把读取的数据写入 AD9516/j0=data_buffer1; LC1=20; LOOP1:yr0=j0+=2; call write_9516;if nlc1e , jump LOOP1(NP;最后根据 FPGA 设计 , 利用 Quartus II 仿真 , 写AD9516模块的软件仿真如图 3所示 。 FPGA 采用 Alte

16、ra 公 司 的 STRATIXTM II 系 列 的 一 款EP2S60F672器件 。 其仿真结果与 AD9516的写时序 完全吻合 。(下转第 12页 图 2AD9516的 FPGA 设计基于 AD9516的高速四通道时间交叉采样时钟的设计-9- 国外电子元器件 2008年第 6期(上接第 9页 4结语交叉采样系统时钟源性 能是决定整 个采样系 统指标的关键 。 基于此 , 本文提出了利用 AD9516给 高速 A/D 转换提供采样时钟的设计方案 。 实践证 明 , 利用这种方法产生的时钟能够满足四通道 A/D 转换实现 440MHz 的交叉采样的时钟要求 , 可供其 他高速 A/D 转

17、换的设计人员借鉴 。参考文献 :1刘书明 , 罗勇江 . ADSP TS20XS 系列 DSP 原理与应用设计 M. 北京 :电子工业出版社 , 2007. 2Analog Devices. AD9516-4Data SheetEB/OL. s/Data_Sheets/ AD9516-4.pdf, 2007.3夏宇闻 . Verilog 数字系统设计教程 M. 北京 :北 京航空航天大学出版社 , 2003.4吴继华 , 王 诚 . Altera FPGA/CPLD 设计 (高级篇 M. 北京 :人民邮电出版社 , 2005.5高晓丁 , 左 贺 , 辛文辉 . 基于多片 DSP+FPGA 结

18、构 的织物自动检测系统设计与实现 J. 中国测试技 术 , 2007(4 :95-98.图 5所示为系统总体仿真图 , 以下 说明 图 5中的信号 含义 :CLK_SCAN 为 键盘扫描信号 , 指出当前扫描键盘的第 几行 ; KEY_IN 为键盘按键输入信号 , 指 出 当 前 扫 描 行 的 哪 一 按 键 被 按 下 ; SHOW 为判断结果 , 0表示密码不匹配 、 1表示密码正确 、 8表示修改密码成功 。 ACC 为内部移位寄存器 , 临时存储 4个 4位二进制数 , 用于暂存用户输入的密 码 ; REG 为内部移位寄存器 , 临时存储 4个 4位二进制数 , 用于保存密码 ; N

19、C 为 内部信号 , 用于表示当前已输入数据数 , 或者表示用户按数字键的次数 。根据图 5所示的总体仿真图 , 可导 出密码控制系统电路 , 如图 6所示 。4结语本系统设计是通过自动调用 MAX-7000S 系列的 EPM7128SLC84-6型 EP-GA 器件来实现 。 并且通过系统总体仿真图能看出 设计的密码控制系统完全符合要求 。参考文献 :1候伯亨 , 顾 新 .VHDL 硬件描述语言与数字逻辑电 路设计 M. 西安 :西安电子科技大学出版社 ,2003. 2林海波 . 基于 VHDL 的半整数分频器的设计 J. 电 子与封装 ,2005(5:38-40.3赵岩岭 . 在 MAX