CPU 电源电路设计系列3：

1、www. hqwic .comCPU 电源电路设计系列3：CPU供电输出被动元件选择作者：郭奉凯，陈嘉凯摘要：主板CPU 供电电路输出被动元件的选择受到多重因素的限制，为满足CPU 电源设计要求，R&D需要在这些因素中做出很多折中。仅凭经验和调试无法根本性的解决此类问题，本文着重理论分析推导出被动元件的数学限制条件，通过PSpice 原理上验证了负载瞬态下限制条件对电路的影响。关键词：中央处理器；脉宽调制电路；被动元件；PSpice随着处理器运算速度加快和制成工艺的进步，CPU对母线品质要求越来越高。对供电系统来说，CPU是一个特殊的负载，负载的要求是0-1.6V 的电压变化范围，0-

2、120A的电流变化，高达100A/US的瞬态变化要求，而稳态电压纹波不超过50mV。电流阶跃的瞬态变化是对供电系统的严峻考验，保证阶跃时提供足够的电流和电压维持是CPU 供电设计的难题，除了设计快速相应的反馈回路外，外加足够的电容是必需的，但电容一方面可以提供足够的电流，另一方面其ESR 引起的电压降会限制其数量来满足load line 规范。同样，输出电感直接关系电流纹波大小和系统相应速度，多次折中选择后，面临的问题是元器件的容差，PCB布线以及铜线的阻抗，充分考虑这些寄生参数的电路的影响，才能保证CPU 供电的稳定性。1电感参数选择1.1静态输出电感对电流纹波的影响由基本的buck 电路P

3、WM 高电平时V INV O=L 式1ItON低电平时V O=式2tOff由传递等量恒定得到I VIN V Ot ON=LV t OOff L3 =式4www. hqwic .com得If LSW式4可以看出，电感值与电流纹波成反比，由此确定感量的最小值。同时由于电容的ESR 和电感产生的电流纹波在输出端产生电压纹波，纹波的最大值V PP由Intel 规范，可以根据V PP=I PPESR ，确定输出电感的最大值。但实际的应用中，采用四相同步整流的buck 拓扑结构，要根据多相电感的纹波电流计算电感量。考虑到buck 变换器的占空比小，电感放电的时间比充电的时间多的多（小于10：1），这样就保

4、证当一相电感充电时，其它电感放电。图1三相输出电感充放电示意图di=，式5分析图1，对于充电相（红线）：V LdtdiLonVOUTV INt Lon式6放电的n-1相：(N1=di (N 1 V dton 式7L总的峰值可视为：I PP=VV t on+(N 1Von=VINVOUT(N 1 V2OUT式8L L Vf得到电感纹波电流后，根据纹波电压要求计算电感的最大值。PPVIN SW www. hqwic .com过冲限制是负载重载瞬态变化到轻载的过程中，电感电流向电容泄放电荷引起的电压上升限制。瞬态发生的时刻（最大100A/US）及之后的几十重载变轻载时，变换器来不及将MOSFET 关

5、断，电感储存的过剩的能量灌到电容里面，由此产生的过冲电压，这个电压也有对应的规范，也包含在load line 的窗口内。图2负载阶跃对母线影响这段物理过程可如下分析：重载静态时，可以看到两相电感在交错PWM 的控制下在充放电，输出电压在低位。接下来的瞬态是负载电流突然变为零，输出电压出现上冲，电感两端电压钳位为V out,同时以V L 的速度放电，放电电流对时间的积分是电荷，这些电荷全部转移到电容里。值得注意的是：由于电感的扼流作用，di dt压上冲主要是容值C。图3电感中能量释放到电容V outd i Ldt=, 式9电感的电流的变化率。=L I hqwic .comt V OUT, 式10

6、得到放电时间。11L I I2L=Q I t2I MAX VOUT2VOUT11为转移电荷数。得到V /，式12为电压上冲变化，满足Intel 规范2V VCL2OUT式13，为电感值上限值。IMAX瞬态过后，PWM控制器根据droop 调节方式将输出电压调节到规定值。电感对响应速度影响的物理意义表现在电感磁芯对电流变化的扼流作用，当负载变化时，电感值越大，对电流的扼流作用越明显，调节器对电流的释放受限越大。在系统波特图上表现为电感值越大，对应的重极点频率越小，滤波器的穿越频率越小，导致系统带宽越小1，所以输出滤波器限制系统的瞬时响应，为满足负载瞬态变化的要求，输出轻载向重载的瞬态变化需要大电

7、流的瞬间供应，di 和I 同时作用，距离负载最近的电dt电容放电的动作在控制回路作用之前，为保证cpu 负载需要，主板上电容摆放在三个位置：www. 图 4 电容摆放位置示意图 1）是最靠近 CPU 所摆放的电容，这里是陶瓷电容，陶瓷电容高频特性好，响应快。能 够在负载瞬态高频的情况下，保持良好的电容特性，从而保证了对负载的供给，第一时 间满足 CPU 的要求。 2）是控制器输出端到负载之间，PCB 传输线上的电感和阻抗效应，由于多相供电设计， 每相到负载总是有一定的距离，拉线的长度和宽度都影响到这部分阻抗大小。 3）是调节器的输出电容，这里主要摆放 OSCON 的固态铝电解电容，固态电容容量

8、大， 寄生电阻小，且温度系数稳定，中频特性好，可以有效的补充电流同时稳定电压纹波。 电容是保证输出稳定的重要元件，无论是稳态还是瞬态条件下。但电容自身的寄生参数 也会严重影响电路性能。优质的电容不仅寄生参数小，频率特性好，而且温度系数稳定。 在工业生产中，这些也是影响成本的因素。在高速电源设计中，输出电容部分往往是最 贵且占用空间最大的部分。 2.2 轻载变重载引起的下冲限制 图 5 负载阶跃对母线的影响 由上图可以看到输出静态和动态的两个过程，静态时由于电感的充放电在电容 ESR 上引 起的电压纹波；当瞬态来临时，电容快速放电满足负载需要。电容快速放电，时间因子 di 在寄生电感产生压降 =

9、 di V ESL ，ESL 造成的影响很快过去；叠加电阻产生的压降 dt 1 dt www. = Q，由于 C 容值比较大，它所引起的电压变化 = V I ESR ；此外电容的放电 V C 不大。 2 3 所以电压上冲值可由下式计算： di + ESR I 式 14 V ESL dt 三者产生的下冲电压满足规范可以粗略确定电容的最大值。 而此时反馈回路没有相应，占空比无法改变，电感没有放电动作。 3 负载下拉仿真 瞬态测试的下冲电压与整个电路设计完成后 loadline 的斜率密切相关。下冲电压的最 大值规定在重载稳态电压以下 30mV。 我们采用 4 相输出设计，输出电容采用下表所示,并联

10、 ESR,ESL 负载线的斜率是 1 毫欧， 瞬态轻载到重载 95A/US. 表 1 仿真测试参数选择 Voltage droops in Time Domain: Situation Item Original Voltage Rise droop time limit Min V Droop limit 1 2 3 Min Design 1.267V 50ns 95mV 1.281V 85.54mV 表2 测试结果与计算值比较 注释： 1）Minimum Voltage limit = 1.4V-(95A*1m ohm - 38mV = 1.267V 2）50ns rise time, I

11、ccmax = 125A, Iccmin = 30A. Refer to Intel LGA775 Loadline Calculator Input Parameters, 1.001, 15868. 3）Droop Limit = Ztarget* Istep = 1 m ohm * (125-30 A = 95mV. www. 图 6 仿真结果 4 结论与改进 我们可以观察，95A 负载下拉试验，母线电压将为 85.54mV，小于 95mV 的限定值.值得 注意的是，瞬态仿真的结果与仿真环境的设计及寄生参数初始值设定密切相关。测试结 果只是为实际电路改进提供方向，改进方向考虑以下： 首先

12、是 Layout。Trace impedance 对设计完成的输出阻抗有很大影响。Layout 时应按照 主板电源布局规范，减少铜箔寄生参数对母线品质的影响； 其次是反馈控制电路的设计。反应迅速的控制回路不仅有利于系统稳定，还可以避免一 味增加电容数量撑住电压带来的系统反应迟钝。大于 60°u30340X相位裕度可以明显的提高系 统稳定性。同时一个优秀反馈的设计可以一定程度上减少输出电容数量，是 cost down 的最佳手段。 最后提到的是电容等效串联电阻的增加使得电压降增加，在实际的设计中，一般采用电 解电容来实现，最主要的好处是成本较低，但相对的不理想的寄生效应较为严重。以 3

13、30uF 的三种运用在主板上较频繁的三种电容为例，表中分别整理了三种电容相对应的 等效串联电阻和电感，其中我们发现电解电容来是说虽然价格低，但是寄生效应是最差 的，所以在一般电压调节模块的将输出并上多颗大容值的电容，主要是为了降低等效串 联电阻在电路的影响，在 VRD11 中的规定输出电容不可超过 20000uF 且规定滤波器的等 效串联电阻不可超过 2 欧姆，最主要的降低等效串联电阻的原因是为了过大的电阻值造 成输出电压的纹波超过规定值。 参考文献： 1 Ron Lenk. Practical Design of PowerSupplies:WileyPublishing,Inc,2005 2 Keith Billings. Switchmode Power Supp