精品资料（2021-2022年收藏的）毕业设计四路智力竞赛抢答器的设计总结

1、重庆信息技术职业学院毕业设计摘 要本文设计可供四人抢答的抢答器电路并对其进行仿真。首先本文提出了一种控制以及计时电路的方案，并对其进行了论证。设计方案先利用D触发器及优先编码器74LS148N组成的抢答电路实施抢答电路的运行，然后利用555集成电路构成秒脉冲发生器；然后用其产生的矩形波触发倒计时计数器；运用输出的进位电压控制计时器的停止，并发生警报。然后用Multisim9对电路进行仿真和整体的性能指标测试。经过测验，得到了比较符合要求的仿真结果。关键字：D触发器、优先编码器74LS148、七段显示译码器74LS48、555集成电路目 录摘 要I目 录II绪 论1第1章 方案与论证21.1 设

2、计要求21.2 方案论证2第2章 单元电路设计42.1 抢答器按键保持与封锁电路42.1.1 74LS74D触发器42.2 选手号码显示电路62.2.1 74LS148优先编码器62.2.2 74LS248七段译码器82.3 脉冲发生器电路102.3.1 555定时器102.4 8421BCD码递减计数器电路122.4.1 十进制可逆计数器74LS192122.5 抢答及限时鸣响电路142.5.1 74LS04非门142.5.2 74LS02与非门15总 结17参考文献18附录 总电路图19附录 元器件清单20II绪 论关于这次设计的用于多人竞赛抢答的器件，在现实生活中很常见，尤其是在随着各种

3、智益电视节目的不断发展，越来越多的竞赛抢答器被用在了其中，这种抢答器的好处是不仅能够锻炼参赛选手的反应能力，而且能增加节目现场的紧张、活跃气氛，让观众看得更有情趣。可见抢答器在现实生活中确实很实用，运用前景非常广泛。在知识竞赛中，特别是做抢答题时，在抢答过程中，为了知道哪一组或哪一位选手先答题，必须要有一个系统来完成这个任务。如果在抢答中，只靠人的视觉是很难判断出哪组先答题。这次设计就是用几个触发器以及三极管巧妙的设计抢答器，使以上问题得以解决，即使两组的抢答时间相差几微秒，也可分辨出哪组优先答题。本文主要介绍了抢答器的工作原理及设计，以及它的实际用途。第 1 页第1章 方案与论证1.1 设计

4、要求（1）设置一个系统清除和抢答控制开关S，该开关由主持人控制；（2）抢答器具有锁存与显示功能；（3）抢答器具有定时抢答功能，定时时间为60秒，当主持人启动"开始"键后，定时器进行减计时； （4）如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。1.2 方案论证方案一：用CD4511 、CD4068各一个电阻，开关，三级管和二级管若干及七段显示器构成抢答电路。本电路的控制方法是利用开关进行输入编码当按键第一次就接下时，输出由1111110变为所接下的键值的BCD编码经4068 8输入与门和一个三级管控制后输出CD4511第五脚使其从底电平变

5、为高电平，从而锁住CD4511，实现抢答功能。计数器利用两个CD40110和CD4011组合成60秒的加法计数器。此电路原理简单，制作方便，但显示不为倒计时，观看比较不方便。方案二：抢答电路由四个D触发器74LS74N，或非门4002BT，开关若干，优先编码器74LS148及七段显示器等组成。本电路的控制方法是利用开关进行高低电位的输入，当四个开关有一个有优先按下时，D触发器的输出端输出的高电位通过或非门进入其他D触发器的异步复位端从而使其他选手的输入信号锁存成无效。倒计时电路由74LS192, 七段显示器，及555定时电路组成。此电路的设计虽然较复杂，但是能很好实现所要求的功能。通过比较二个

6、方案的特点，本电路采用方案二！智力竞赛抢答器的设计方框图如图1.2所示。包括抢答器电路，秒脉冲发生器电路、计数器电路、译码与显示电路、报警电路和外部控制电路（辅助时序控制电路）等六个部分组成。计时电路递减计时，每隔1秒钟，计时器减1。其中抢答器，计数器和控制电路是系统的主要部分。抢答器电路完成抢答功能，计数器完成60秒计时功能，而控制电路完成计数器的直接清零、启动计数器、暂停/连续计数、译码显示电路的显示功能。当计时器递减计时到零（既定时时间到）时，显示器上显示00，同时警报灯点亮。抢答电路显示电路倒计时电路CP报警电路 总控制电路显示电路发光二极管图1.2 智力竞赛抢答器电路原理框图设计思路

7、：利用D触发器上的置位或复位实现抢答电路的信号的优先输入，通过优先编码器和显示译码器把优先抢答的选手号码显示出来；由定时器发出的秒脉冲信号经过递减计数器，译码器，再由数码管显示出来，中间包括控制电路。第2章 单元电路设计2.1 抢答器按键保持与封锁电路2.1.1 74LS74D触发器74ls74双上升沿D触发器（有预置、清除端），1CP、2CP 时钟输入端，1D、2D 数据输入端，1Q、2Q、1、2输出端，CLR1、CLR2 直接复位端（低电平有效） ，PR1、PR2 直接置位端（低电平有效）。负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，

8、那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号1。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下:(1)CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至

9、Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。(2)当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。(3)触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0

10、时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。74LS74逻辑图如图2.1所示：图2.1 74LS74逻辑图74LS74功能表如表2.1所示：表2.1 74LS74功能表输 入输 出PRCLRCLKDQ01&

11、#215;×1010××0100××H*H*1111011001110×Q00按键保持与封锁电路图如图2.2所示：图2.2 按键保持与封锁电路图该电路可以完成两个功能：一是能够分辨出选手按键的先后顺序，并且能够锁存优先抢答选手的号码，同时译码显示电路显示编号；二是后面的选手按键操作将无效。工作过程：开关J6开启时，则输入为高电位“1”，经过四个或非门后变成低电位“0”。则四个D触发器的异步复位端将触发器置“0”，抢答电路处于系统清零状态；当J6闭合时，抢答电路处于工作状态。当抢答开始，若J1先按键，则Q1端输出高电位“1”通过或非门变

12、成低电位“0”，将其他D触发器置0，则抢答信号输出为“1110”（J4J3J2J1），然后通过输出选手号码显示电路显示对应号码。2.2 选手号码显示电路2.2.1 74LS148优先编码器74LS148 为 8 线3 线优先编码器，共有54/74148和54/74LS148两种线路结构型式，将8条数据线（07）进行3线(4-2-1)二进制（八进制）优先编码，即对最高位数据线进行译码。利用选通端（EI）和输出选通端（EO）可进行八进制扩展。管脚07 编码输入端(低电平有效)，EI 选通输入端(低电平有效)，A0、A1、A2 三位二进制编码输出信号即编码 输 出 端(低电平有效)，GS 片优先编码

13、输出端即宽展端(低电平有效)，EO 选通输出端，即使能输出端。74LS148逻辑图如图2.3所示：图2.3 74LS148逻辑图在实际工作中，同时有多个输入被编码时，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先识别。识别信号的优先级并进行编码的逻辑部件称为优先编码器。编码器74LS148的作用是将输入I0I78个状态分别编成二进制码输出，它的功能表见表2.2所示。它有8个输入端，3个二进制码输出端，输入使能端EI，输出使能端EO和优先编码工作状态标志GS。优先级分别从I7至I0递减2。表2.2 74LS148功能表输 入输 出E101234567A2A1A0GSE01

14、5;×××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100

15、100111111111101（其中：1为高电平，0为低电平，×不定）2.2.2 74LS248七段译码器74LS248 是由与非门、输入缓冲器和 7 个与或非门组成的 BCD-7 段译码器/驱动器。输出是高电平有效。7 个与非门和一个驱动器成对连接，以产生可用的BCD 数据及其补码至 7 个与或非译码门。74ls248管脚及功能：（1) A、B、C、D是BCD码的输入端。（2) a,b,c,d,e,f,g是输出端。（3) 试灯输入端/LT： 低电平有效。当/LT0时，数码管的七段应全亮，与输入的译码信号无关。因此，/LT=0可用来检查74LS248和显示器的好坏。（4) 动态灭零输

16、入端/RBI： 在LT=1的前提下，当/RBI=0且输入DCBA=0000时，译码器各段输出均为低电平，显示器各段全灭，而当输入数据为非零数码时，译码器和显示器正常译码和显示。利用此功能可以实现对无意义位的零进行消隐。（5) 灭灯输入/动态灭零输出端/RBO： 这是一个特殊的端钮，有时用作输入，有时用作输出。当/RBO作为输入使用，且/RBO0时，数码管七段全灭，与译码输入无关。当/RBO作为输出使用时，受控于/LT和/RBI;当/LT1且/RBO0时，/RBO0；其它情况下/RBO13。本端钮主要用于显示多位数字时，多个译码器之间的连接。本设计将/RBI、/LT、/RBO都置高电平。74LS

17、248引脚图如图2.4所示：图2.4 74LS248引脚图74LS248功能表如表2.3所示：表2.3 74LS248功能表十进数或功能输入BI/RBO输出LT RBI D C B Aa b c d e f g0123H H L L L LH × L L L HH × L L H LH × L L H HHHHHH H H H H H LL H H L L L LH H L H H L HH H H H L L H4567H × L H L LH × L H L HH × L H H LH × L H H HHHHHL H

18、H L L H HH L H H L H HL L H H H H HH H H L L L L891011H × H L L LH × H L L HH × H L H LH × H L H HHHHHH H H H H H HH H H L L H HL L L H H L HL L H H L L H12131415H × H H L LH × H H L HH × H H H LH × H H H HHHHHL H L L L H HH L L H L H HL L L H H H HL L L L L L

19、 LBIRBILT× × × × × ×H L L L L LL × × × × ×LLHL L L L L L LL L L L L L LH H H H H H H选手号码显示电路图如图2.5所示；此部分电路主要实现抢答选手编号的显示。例如：当第三位选手率先按下抢答器时，LED显示“3”。电路图上显示的是“1”，说明第一位选手先按下抢答器。图2.5选手号码显示电路图该电路由优先编码器74LS148N和七段译码器/驱动74ls248N组成。当选手按下抢答器按钮时，抢答信号输入端输入低

20、电平信号，在74LS148N作用下，输出端A1、A2、A3相应的输出高低电平，产生对74LS248N的控制信号，并由此来控制LED的显示信号。注意，选手控制信号从74LS148N的D3、D4、D5、D6端输入，并且D3对应选手4号，D4对应选手3号，D5对应选手2号，D6对应选手1号。LED为共阴极七段显示器2.3 脉冲发生器电路2.3.1 555定时器555 定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为555，用CMOS工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。555 定时器的电源电压范围宽，可在4.5V16V工作，7555

21、 可在318V工作，输出驱动电流约为200mA，因而其输出可与TTL、CMOS或者模拟电路电平兼容。用555集成电路组成多谐振荡电路为系统提供时钟秒脉冲。555定时器应用为多谐振荡电路时，当电源接通Vcc通过电阻R1、R2向电容C充电，其上电压按指数规律上升，当u上升至2/3Vcc，会使比较器C1输出翻转，输出电压为零，同时放电管T导通，电容C通过R2放电；当电容电压下降到1/3Vcc，比较器C2工作输出电压变为高电平，C放电终止，Vcc通过R1、R2又开始充电；周而复始，形成振荡。则其振荡周期与充放电时间有关，也就是与外接元件有关，不受电源电压变化影响。 公式计算：T1=(R1+R2)Cln

22、2;T2=R2Cln2;振荡周期T = T1+T2=0.7 ( R1 + 2R2) C =1 (s) 555结构图如图2.6所示：图2.6 555结构图555的各个引脚功能如下：1脚：GND(或Vss)外接电源负端VSS或接地，一般情况下接地。8脚：VCC(或VDD)外接电源VCC，双极型时基电路VCC的范围是4.516V，CMOS型时基电路VCC的范围为318V。一般用5V。3脚：OUT（或Vo）输出端。2脚：TR低触发端。6脚：TH高触发端。4脚：R是直接清零端。当R端接低电平，则时基电路不工作，此时不论TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。5脚：CO(或VC)

23、为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01F电容接地，以防引入干扰。7脚：D放电端。该端与放电管集电极相连，用做定时器时电容的放电。电阻分压器由三个5k的等值电阻串联而成。电阻分压器为比较器C1、C2提供参考电压，比较器C1的参考电压为2/3Vcc，加在同相输入端，比较器C2的参考电压为1/3Vcc，加在反相输入端。比较器由两个结构相同的集成运放C1、C2组成。高电平触发信号加在C1的反相输入端，与同相输入端的参考电压比较后，其结果作为基本RS触发器R端的输入信号；低电平触发信号加在C2的同相输入端，与反相输入端的参考电压比较后，其结

24、果作为基本RS触发器S端的输入信号。基本RS触发器的输出状态受比较器C1、C2的输出端控制4。555电路的内部电路方框图如上图2.3.1所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5K的电阻器构成分压，它们分别使高电平比较器A1同相比较端和低电平比较器A2的反相输入端的参考电平为2/3Vcc和1/3Vcc。A1和A2的输出端控制RS触发器状态和放电管开关状态。当输入信号输入并超过2/3Vcc时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于1/3Vcc时，触发器置位，555的3脚输出高电平，同时放电，开关管截

25、止。脉冲发射器电路图如图2.7所示：图2.7 脉冲发射器电路图此部分电路主要是为计时电路提供所需脉冲，一般情况下，脉冲周期为1秒，选手按下强大按钮时，也就启动了次部分电路的工作。555定时电路在此处构成振荡器，周期：T=C3(R6+R5)ln2，近似等于1秒5。这也就确定了计数器以1秒1次的频率计数。2.4 8421BCD码递减计数器电路2.4.1 十进制可逆计数器74LS19274LS192是同步十进制可逆计数器,它具有双时钟输入，并具有清除和置数等功能，具体功能如下：（1）异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 （

26、2）异步置数控制。LD非为异步置数控制端低电平有效。当CR=0,LD非=0时D1D2D3D4被置数,不受CP控制。 （3）加法计数器当CR和LD非均无有效输入时即当CR=0、LD非=1,而减数计数器输入端CPd为高电平计数脉冲从加法计数端CPu输入时进行加法计数当CPd和CPu条件互换时则进行减法计数。 （4）保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时计数器处于保持状（5进行加计数：并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数：当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。其引脚排列及逻辑符号如图2.8

27、所示： 图2.8 74LS192引脚排列及逻辑符号图中：PL为置数端，CPu为加计数端，CPd为减计数端，TCu为非同步进位输出端，TCd为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、Q2、Q3为数据输出端。74LS192功能表如表2.4所示：表 2.4 74LS192功能表输 入输 出MRP3P2P1P0Q3Q2Q1Q01×××××××000000××dcbadcba011××××加计数011×××

28、;×减计数8421BCD码递减计数器电路如图2.9所示：图2.9 8421BCD码递减计数器电路图当选手按下抢答器按钮时，电路开始工作。电路启动后，由秒脉冲发生器电路为其提供所需脉冲，两个74LS248均相当于计时器，来一个脉冲就计数一次，相应LED显示也会跳变，周期为1秒。另外，LED1代表的信号显示灯也会发光。此处，设计要求是答题时间为60秒，但此处忽略抢答时的一秒，故从59秒开始计时。2.5 抢答及限时鸣响电路2.5.1 74LS04非门输入高电平1（5v），输出低电平0（0v）。共有14个接口，7号接地，14号接工作电压14v。另外的1-2,3-4,5-6,8-9,10-11

29、,12-13分别是六个反相器。74LS04有六个独立的非门，A为输入端，Y为输出端，且输出的是A的非。74LS04非门反相器符号图如图2.10所示：图2.10 74LS04非门反相器符号74LS04逻辑表如表2.5所示:表2.5 74LS04逻辑表输 入输 出10012.5.2 74LS02与非门74LS02与非门引脚图如图2.11所示：图2.11 74LS02与非门引脚图74LS02在数字电路课程中为或非门, 作用是二个输入的或运算,运算后反相输出。一块74LS02里面集成了四个或非门。74LS02是两个脚作为输入一个脚作为输出。1、4、10、13脚分别作为四个或非门的输出。以一个或非门为例

30、来讲。其他的几个都一样。2、3脚作为输入，1脚作为输出，这三个脚构成一个或非门。其逻辑功能为：Y=A+B非，当A和B脚都输入低电平时输出Y就为高电平，其他的情况输出Y都为低电平。74LS02逻辑表如表2.6所示:表2.6 74LS02逻辑表输 入输 出ABY110010100001抢答及即时鸣响电路图如图2.12所示：图2.12 抢答及即时鸣响电路图此部分电路完成鸣响功能。具体分为：一.当选手按下抢答器按钮时鸣响;二.当计时器由60变为00是鸣响，提示选手答题时间已到。选手抢答时产生低电平，通过多次与非门最后变为高电平输入到BUZZER,时期鸣响。当计时器变为00时，产生低电平，经过1个“与非”门，和2个“非”门，也变成高电平时得BUZZER鸣响。总 结本次毕业设计我选的课题是四路智力竞赛抢答器的设计，实质是属于数字电路部分的内容。主要使用了74LS148，74LS248,74LS74等一些集成芯片，以及七段数码显示管，555定时电路，蜂鸣器，发光二极管。最开始自己构想了方案一，但在仿真的过程中出现了不少问题。比如，计数跳变时，个位和十位跳变不同时，出现60跳变后成50的现象，后来查资料才知道这是反馈延时产生的。为了解决方案一中出现的各种问题，在查阅了大量图书资料和网络资料下，并借鉴相关设计案例，得到了方案二。这