DDS杂散分析总结

1、DDS杂散分析总结DDS杂散分析总结基于波形存储的DDS（直接数字频率合成器）技术具有频率转换时问短、频率分辨率高、输出相位连续、 稳定度高、可编程、全数字化、易集成等突出优点，因而得到广 泛的应用。但是，由于DDS数字化实现的固有特点，决定了其输出信号 频谱杂散较大。如何抑制DDS输出频谱屮的杂散就成为了研究的热点。DDS原理介绍（略）从以下几个方面说明DDS的误差杂散来源。一关于输出频率稳定性DDS 一般采用石英晶体振荡器作为 它的参考激励源，假设晶体振荡器的频率误差为,则DDS输出 信号的频率为输出信号的相对误差为所以，DDS输出频率的稳 定性和参考时钟的频率稳定性是一致的。也就是说只要

2、保证了参考时钟的稳定性，就可以保证输出频 率的稳定。石英晶体具有极高的频率稳定度，采用温度补偿或恒温的方 法，频率稳定度可以达到10-7-10-10的数量级。因此DDS采用石英晶振作为参考频率源，就能具有极高的频 率稳定度。二相位截断误差在应用屮，通常要求DDS有较高的频率分辨,N=32的相位累加器有较大的位数，如常用的DDS率，必须使 48o但是，考虑到ROM容量与成本低的限制，使得相位累加器 的位数大于ROM的寻址位数P,在寻址的时候，就只能采用相 位累加器的高P位去寻址ROM屮的数据，此时就会有NP位的 被舍去，这就造成了相位截断误差。当然，若相位累加器的位数和ROM的寻址位数相同时，应

3、 该是不存在相位截断误差的，但是这样，一般ROM的位数并不 髙，所以会造成最终的频率分辨率较低（这里我所考虑的是频率 控制字，也就是相位增量只取一位时的结果。在我看来，当累积量取大于一位时候，无论累加器的位数与ROM的寻址位数相同与否，同会存在累加器与ROM的舍位,例如，当累加量取2时，它是两位两位的加，所以必然在累加器 与ROM屮有一些位是取不到的，那这应不应该也算是相位截断 呢？应该不算）。关于消除相位截断误差的一个直观的想法就是在保证累加器 位数较高的同时，增加ROM的位数，如果是直接通过增加ROM 的容量，必然不太可行，所以，目前的较为流行的方法是通过压 缩ROM的方法来间接增大ROM

4、的容量。压缩ROM的方法目前有如下几种：基于信号对称的方法三 角近似法基于泰勒级数的线性插值法线性插值法（这些方法的具 体原理不做解释了，可查资料）这些方法可以简单的理解为，在个，也就是说1024的寻址位数为ROM未进行压缩之前，假设ROM中有1024个数据，现在通过一定方法，将1024个数据压缩成M个数据（M当然，压缩Z后，寻址就要通过相应的程序 来执行，比如说对与正弦函数，可以只存四分Z周期的值，通 过编程，使累加器地址取反，或者数据取反，就可以得到一个完 整周期的正弦值。关于它的进一步理解，我的想法是，因为假如利用含M个数 据的ROM表来替代含有1024个数据的ROM表，其实这两者并 没

5、有什么差别，并不能达到减少截断误差的效果，因此，应该讲M个数扩展成1024个数，具体的办法，可以让一个数重复出现几次，这样一来，的1024个数据的ROM表的寻址位数就会间 接地变成原来的1024/M倍。这样才是真正的通过压缩ROM达到间接增加寻址位数的目 的。（错）以上的想法错误的理解了压缩ROM的含义。正确的理解应该是：以四分Z的正弦波为例，假如原来ROM中存有1024个整周期的数据，经过压缩后，只取四分之一即可，但是这四分之一应该是分为1024份，而且没有重复的数 值出现，存在ROM屮，而不是把四分Z的数据屮的每个数重 复出现4次，存入ROM屮，若是这样，很明显，精确度是没有 前一种方法高

6、的。消除相位截断误差冃前常用的方法是抖动注入法，它分为对工下面对相位抖动注入进行说明，相位和对幅度等的抖动注入, 作原理如下：在每个时钟脉冲到来后，抖动器给相位累加器加人 满足一定统计特性的扰动信号，目的是产生一些随机数加在相位 累加器的后面，破坏杂散信号的周期性，然后用抖动信号与累加 器的和的高几位再去寻址ROMo由于抖动打破了相位截断误差的周期性，其周围的杂散信号 得到抑制，从而提高了信号噪声功率谱密度比，即提高了无杂散 动态范围，但同时会使杂散基底（？）有所增加。可将抖动源集成在FPGA内部，从而可在不增加FPGA内部 太多资源和运算复杂性的基础上获得较好的杂散抑制特性，从而 改善系统性

7、能。三幅度量化误差ROM中存储值是量化值而非模拟值，任何 一个幅度值需要用无限位二进制才能精确示，而ROM的数据位 数D也就是它的输出位数是有限的，因而相位幅值量化过程屮 将产生量化误差，其信噪比近似为6.02D+1.76dB,可见随着量化 位数的增加，幅度量化信噪比提高。方法：直接增加ROM的容量，但是受到体积和容量的限制, 这种方法必不可行。压缩ROM表（问题：压缩ROM是相当于增加寻址位数，与 数据位数是没有关系的，为什么会能够增加信噪比，坚守量化误 差呢。）四DAC误差DAC有限位的输入，女n 8位，10位等即分辨存在的一些非线性特性，例如，微分非线性DA率有限；实际的.DNL （一特

8、定输入码的输出电压和前一个输入码的输出电压之差 的实际值与ILSB间的最大偏差）（LSE：最低有效位，相邻数字 输入变化所对应的模拟输出的变化值），积分非线性INL （INL是所有DNL代数和的积累效应，是DAC实际转换曲线与理想转 换曲线之间的最大偏差），瞬间毛刺（分析毛刺形成的主要原因, 发现实际的DAC器件屮并行输人数据存在传输时滞，不同数据 位到达时间不同;而且各位的电流开关导通和截止时间不同步;在 逻辑电平跳变上正向跳变和负向跳变也存在时间差异，在TTL 兼容DAC中尤其明显，ECL兼容DAC由于采用了非饱和电流 开关，差异没有那么大，这些因素的影响使得DAC输出过渡期 间出现了毛刺

9、。毛刺的大小与DAC的动态特性有关，一般来讲建立时间越短, 电流开关时间偏差越大，毛刺就越大。毛刺的幅度由DAC相邻数据转换时所切换的开关决定，也就 是与输人数据跳变量有关。最大的毛刺是在半满度处产生，其次在四分Z满读处和四 分Z三满度处，以后以此类推）转换速度有限等抑制方法：理想 的DAC应是线性的，但实际上DAC是半波不对称的，它的正 半周期近似于理想DAC,负半周期则偏离，时域上的半波不对 称性在频域中引入了偶阶杂散，而平衡结构可消除偶次分量。此外，由于数据传输延迟的不对称、逻辑翻转的不对称等原产生了瞬间毛刺。DAC因,平衡DAC结构有效地消除了毛刺，从而降低了整体杂散能量, 故这种方法被众多设计者所采用。另外，改善DAC内部结构，使Z尽量接近于理想特性，也是 今后发展的方向。目前由于DAC器件内部结构不够完善，有较强的离散性，且 数学模型难以建立，定量分析较为困难。采用平衡DAC结构是抑制DAC非线性的重要措施之一。平衡DAC结构对于DAC的非理想特性，一种有效的电路是 平衡DAC结构。平衡DAC结构主要是基于差分的方法来消除偶次谐波分量 的，其结构见图平衡DAC结构能有效的消除毛刺产生的杂散成 分，由前面的分析，我们知道毛刺产生的