AllegroCB层叠设置

1、Cade nee Allegro 层叠设置孙海峰对于刚学习Cade nee Allegro ,或者刚从其他EDA软件（如1 Protel）转为Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我们设计是常用或必需的呢，我将在以下做详细的介绍。打开Cade nee Allegro ,进入Cade nee PCB设计环境，点击工具栏的 按钮,或执行菜单Display/Color/Visibility命令，打开层叠颜色设置的界面，以此为基础,Ctilftr IH 曲 I 啊我来介绍详细的层叠意义。三f 口宅

2、八-OfW=51 DEdbb Cu勺m Ij B T*vnr t _Cl piEjJar, -Ss St iftclr5p, u r J北MTOP： UXn L If 7-n-r p.-bjiffi Lai-wsNiPINGinhai Vkjfcbifc 心：；sd :轨工乙3-dQjj LQlOfUCkLdF in!n ir厂二 i一 1一1r1A: : Pin vsi I lun SrcFtfr440. .A带 GHSei “ LTTFBHJT ； ol口uflH门-UU口口口 口-HT3B3-F*E-friDSi7 TjriBni sHiiiuf actstKf WViiig f Mn-

3、iLtAliLITTL35fcp dHF4snnnStIrCteJ匚nnwn rmr rar nnr n n1n.-i-r nflorr宀口r1II1in 1 r 1V3Rs nzil- ,K1 eJiiIZEK/Tlril4W.在弹出的颜色设置对话框中可以看到,Cade nee Allegro设计环境将颜色设置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解各个层叠的具体意义。1 PCB基本叠层Stack-up设置a) Subclass子层叠，表不PCB中具体层叠，包括：Top层、Bottom层、内层(POW/GND ) X 阻焊层(Soldermask_Top/Solder

4、mask_Bottom )、加焊层(Pastemak_Top/Pastemask_Bottom ),其他 Subclass 子层叠目前设计中 不需要用到，包括底片应用层(Filmmasktop/Filmmaskbottom )等，这些不常用的层叠不用花时间去了解的，与目前无关 My Favori tes rh Di 理1岂$ 3 SticIrUp-* CI ConductorFn rimPI Fcn-ConduSi pullSndBoard. G&cwnctryP ackige Geoin. _ Embeddedftot-aaComp onentEM anuf acturing Drawing

5、 FQnnatSiildE rassk_Top SoPtrsaxk_&Dtto= PafitKiGk_Tt Psst *a;ic_5c-tt:?.F iPasktcp乙庄zcFcCka_Dctt jnDnii tr_V*rT_Hitlib)子层叠相应的对象Objects，与上述的Subclass起使用，用以显示不 同子层叠上相应对象，包括子层叠上对应的Pin引脚、Via过孔、Etch走线、DRC规则错误、Plan覆铜平面、Anti Etch隔离走线(用于铜皮分割)，这样既可酉己合子层叠，设置对应层不同对象的颜色。此外,Boundary 轮廓、Cativy 埋入式器件腔体等对象暂时不用去考虑，与

6、现在大部分 PCB设计暂时没有关系。SutcLassesA：；Pin I ViaDreAnt: St Bound. Cavity 仝Top2、PCB区域叠层Areas设置高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域约束的特殊规则区域、Route Keep Out禁止布线区域、Via Keep Out禁止放置 过孔区 域、Package Keep Out禁止布局区域、Package Keep In允许布局区域、Route Keep In允许布线区域，这里的区域都需要熟悉，我们在做咼速协同的PCB设计时，这些区域叠层都必须用到的。Al：Cns?.n f.te

7、 ECSO Fkg KOFkg E： PCB总体结构层叠Board Geometry在Allegro PCB设计中，其总体的结构层叠就在Board Geometry的层叠设 置中，其中很多层叠对于我们PCB设计而言，是不用考虑的。下面介绍下PCB工程师主要关注的层叠，包括PCB板框层Outlinev PCB的丝印(Silkscreen_Top/Silkscreen_Bottom )、PCB 板材阻焊层(Soldermask_Top/Soldermask_Bottom ),在 Board Geometry 中我们只要掌握这几个Subclass子层叠即可，其他层叠电子工程师可以不用考虑。11 My

8、 FavoriLesI = Display St ack-Kpj C onduc tor 口 Pl Ml口 Nem.”CQiiig.kr歟陌Euizc _ azzesAllFD stallA * innblrN-ot t K&Dlh fLOC310 G : d CBoard G*oin 电七丁 卩 F6-Q tl R,n-oz3ackage GeomEmbeddedL GeomCDiasniionNcrout*_Fath-omp oneiktsM anufacturincDrawing F Analys i sOutlinePl&c* Grid &ottoaPHcjGarid.mPlatirL

9、S_EarSilkscirEcn &c-ttcziSilkscrftnsT pSolde?rsask_&Gttc=iSc-1 dcrHEk T c-l4、圭寸装层叠设置Package GeometrySt； t c li人Are aDct t o-HSwi t c h_Az *i_7op口口一口 0一口一口 0 口 在Package Geometry层叠中的子层叠均为圭寸装的层叠，包括圭寸装的装配层(Assembly Bottom/Assembly_Top )、圭寸装引脚号(Pin_Number)、圭寸装夕卜6、器件信息层叠设置Component对于PCB上器件而言，封装信息仍不能完全反应器件

10、信息，PackageGeometry圭寸装层叠中只有圭寸装本身的层叠，还不包括器件信息。在Component该层叠中，我们即可设置器件的其他信息，其纵向Subclass中一般只考虑器件 装配层信息（Assembly_Top/Assembly_Bottom、以及丝印层信息（Silkscreen_Top/Silkscreen_Bottom ）;横向表示器件信息层叠，包括器件值Component Valuev器件类型Device Type器件位号Ref Des、器件误差Tolerance等器件信息。我们掌握这些器件信息层叠即可根据需要快捷的进行器件信息层叠设置了Tel. VsexPar2z： *-a

11、l D*%PType KefD 叼口口口叼口口口 P1 Di splayAH-自 Stick-UPAez szit ly_Ec 1 c-z)+ d ConductorAs scst: y_5lE匚+) KI NoECondlD+ tlAn tsb ly_ S i era 1_3AreasAn zob ly_ So! jEAssentCjl d Ge owe try 口 Fackape GiBO*,0 Einibedded 色on.肝Ji s pl ay_S i gn&LZ口 Coflip OMTLtS ；Die pl a：ig:n il_3_ D4.-ICj| M&rLUficturiniDi

12、s&la-_7&pPI Dr twinfE) Form itSilkEcrccn 人 EEltcMi5ilkscT& 人 ncp口 My Fivori LesSbclaSiSeo7、PCB相关生产层叠设置Manufacturing在PCB设计完成后，需要输出钻孔、底片等生产加工数据，以便完成PCB的后期实现。对于PCB工程师，就需要了解基本生产加工信息，以便正确的输出板厂所需的PCB相关设计数据。Subclass 包括:在Manufacturing层叠中，包括了 PCB生产数据的相关层叠，工程师只要掌握其中的相关定义，就可以正确的输出板厂所需数据。其中 钻孔符号(NCdrilLFigure )

13、、钻孔表(NCdriILLegend )、钻孔数据(NCIegend-1-6)等这些重点需要了解的（板厂必需数据）；若有需要，再考虑丝印自动调整层(Autosilk_Top/Autosilk_Bottomx、底片总外壳尺寸(Photoplot_Outline )、PCB测试点层叠（Probe_Top/Probe_Bottom、禁止测试点层叠（No_Probe_Top/No_Prabe_Bottom、等等。根据不同生产需要，产品不同的 阶段，工程师可以对生产数据的输出进行合理控制。fly ror 11 csDispltyE+ Cl ConducKr 匕J14IL+ Lj| Foh-Conidu,

14、IT III Al1*3鹉之占ir% 电iry匕G电 EL* 匕fiMni.匕 CoftporeaXE 匚A：Aut csilkTcpScdril T.Fleurir Scki；L_Lgnd XtLigTna-ieX: Clscff A：SoVo Prebc Bottoo?T：te TopPhe t “二。: reProlcEcxt8、PCB版图格式层叠Drawing Format根据不同行业、不同企业的不同需要，PCB设计会呈现不同的格式，不同特征，那些特征符号即可在Drawing Format层叠中选择。因此，版图格式，用以帮助工程师为PCB设计做出特定的标注，主要注意的子层叠Subcla

15、ss包括:PCB设计原点层(Drawing_Origin )以及版图Title信息层(Title Block/Title Data)等层叠。此外，该Drawing Format层叠在PCB设计与数据输出过程中，很少被使用，只要稍微了解意义即可，不需要深究的三两二73孑 lUonductor en WoxConduAITtT=Ti ng_iiinOutline:i;le El&ck Ti:leBoard Geometry P ackage Gc om. Embedded Georn. CornpoiLents MannPc tur ing： Drawing FormatDatiAn alysis

16、r=i9、PCB信号完整性分析相关层叠设置在Aanlysis信号完整性仿真信息层叠中，记录的是Allegro PCB SI仿真相关输出层叠，当我们进行SI仿真时候，会产生一些相关数据信息在某些特定的SI仿真子层叠，我们就可以打开这边的颜色设置来观察。My V aoritesDi splay StacIrVp !ConductorSctclziiesAl-Low二ocontour:口白口口口匚 I FlanOl Ndn*Cotidu.Ar eisBord CjoiietTy Fa.ckac G* orEmbedded GeonCoin po-IteiitsManufacturing Dr awi

17、 n 耳 F oxni at 血ZyiiwyediunX Zsocontourlied二Isocontour乂ediufl3_：5acontouTKih_locontourFcfc.Tsrcsraturs 5 T- :6 心SelectedStipple Patterns从上面的层叠介绍，了解到Cade nee Allegro PCB设计相关的所有层叠设 置意义，这样我们就可以轻松根据企业的模板或自己的喜好为不同层叠设置不同颜色,并可以配以不同的stipple patterns,以清楚分明的将PCB不同的层叠、不同的信息同时显示在PCB设计环境中，这样可以大大提高我们的设计效率。当然，如果我们

18、在PCB设计过程中，遇到一些情况，譬如：Allegro设计环境中的层叠设置无法正确标示所需的特殊层叠，或者企业有某些特殊规定、特殊使用的层叠，诸如此类情况出现时，Allegro自带的叠层已经不再适用PCB设计，我们也可以在PCB中进行层叠的自定义，以达到设计要求。5泌卯1c电上=Flo FL anD 亀写 i 底 n Parainoters, bApplic lU on NodeiGrids Chon 耳 R Drawing On 八 iiLCross &ction Unused Fads Suppress i on. aEnbelided! Lay Setup bSnbWLEEAE宀tls.时 E Vi a. Dafiri ti ons-/C EJ片 DUCME 血 W”O qanPOHEur VMIJE ETCH WVJUFACURMi aiTS 性 PAOE GE aPEIFTrHER 广&s 口 TOLEAANCI 口 UZLr p 站订 FU 砒 EHFDHMAI/- *oftianA S IBTF 出 r 崔 rrcldBdmrfcngjkw