Concept HDL原理图输入

1、Allegro Design Entry HDL原理图输入方式孙海峰Design Entry HDL是Cadence公司原有的原理图设计输入系统，提供了一个全面、高效、灵活的原理图设计环境，具有强大的操作编辑功能。设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图和平面原理图输入、原理图检查、生成料单、生成网表等工作。HDL还能与Allegro工具很好的集成在一个工程中，可很方便的实现原理图到PCB的导入，以及PCB改动反标到原理图等交互式操作。接下来，按照原理图设计输入流程，我来详细阐述Design Entry HDL原理图的输入方式。1、 进入Design Entry HD

2、L用户界面进入HDL原理图输入界面的步骤如下。1、执行“”命令，将弹出产品选择对话框 2、进入产品界面，弹出Open Project对话框 其中Open Recent用以打开最后运行的项目； Open Open an Existing Project用以打开一个已有的项目； Create a New Project用以新建一个项目。 3、点击Create a New Project新建项目，则进入新建项目向导，填入新建项目名称和保 存位置，如下图。4、点击下一步，进入Project Libraries对话框，在可用元件库中为项目添加元件库5、 点击下一步，进入Design Name对话框，Li

3、brary中选择需要的元件库，Design中可 以填写新建项目名称，也可以选择已有元件，对其进行修改。6、 点击下一步，进入Summary对话框，显示前面步骤所设置的所有内容。7、点击Finish按钮，在接下来的对话框中均确定就可以完成项目的新建， 并出现原理图工作界面。其中：（1）标题栏显示文件所在路径和文件名称； （2）菜单栏项目所有相关操作的集合； 包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、 模块菜单、群组菜单、显示菜单、仿真菜单、RF-PCB菜单、工具菜单、窗 口菜单和帮助菜单。原理图绘制过程中所需的所有相关操作都可在这些菜单 中启动。 （3）工具栏HDL原理图

4、工作平台有很多工具栏，调用工具栏的方法也很简 单，执行Views/Toolbar命令，弹出Customize对话框，即可调用工具栏。 （4）工作窗口包含Hierarchy View窗口、Global Navigation窗口、Console Window窗口以及原理图设计窗口。（5）状态栏用户界面最下端的状态栏显示原理图基本状态设置。2、 设置Design Entry HDL在做原理图之前，应该做好前期的准备工作，所谓“工欲善其事，必先利其器”，将准备工作做好，再去做原理图，会事半功倍。接下来，对HDL进行基本设置。1、元件库的调用设置 设计者在进行原理图设计时，需要使用Cadence自带的某

5、些元件库，或者自己开发新的元件库，如何调用这些元件库呢，步骤如下：（1） 执行“”，再选择产品类型， 而后打开新建项目则进入Allegro Project Manager对话框；（2） 点击Setup进入Project Setup对话框； 在Project Setup对话框中，有Global标签下，设定或修改原理图设计 所需的元件库，设计名称以及保存路径。2、原理图绘制界面的基本设置 执行HDL原理图绘制界面菜单栏中Tools/Options命令，或者在Project Setup对话框中Tools标签下点击Design Entry HI后的Setup进入DesignEntry HDL Opti

6、ons对话框，如下图，其中： （1）General用以设置原理图设计的总体状况； （2）Font用以设置原理图中元件、网络相关标识的字体、颜色等； （3）Paths用以设置输入路径； （4）Graphics用以设置绘图时画线、画点的基本情况； （5）Text用以设置原理图中添加文本的内容、属性状况； （6）Color用以设置原理图中元件、线、点、背景等的初始颜色； （7）Grid用以设置栅格点； （8）Check用以设置电气、走线、信号名、杂项和在线检查等检查 情况； 在做原理图的设计绘制前，以上几项设置好就可以了，其它项目不需要改变，只要选择默认设置，这样就完成了原理图设计的基本设置了。 最

7、后原理图打印时，再在Plotting中设定打印页面，如下图。3、 HDL原理图设计结构原理图有两种设计结构：平坦式和层次式，平坦式电路在空间结构上看是在同一层次上的电路，知识整个电路分布在不同的页面，页面之间通过端口连接器连接起来；层次式电路结构上属于不同的空间层次。1、 平坦式电路设计平坦式电路在空间上同一层次，不同页面之间都有端口OFFPAGE连接，虽然它们不在同一页面，但是于再同一个电路图的文件夹中，电学上都是相通的，其结构框图如下图。Schematic Page 1L>>Schematic Page 2<<L R>>Schematic Page 3&

8、lt;<R 2、 层次式电路图设计层次式电路在空间上的不同层次，一般先在一张图纸上用框图形式设计总体结构，然后再另一张图纸上设计每个子电路框图代表的结构，知道最后一层电路图不包含子电路框图为止，其结构框图如下。根层电路Schematic6Schematic5 5Schematic 3Schematic 2Schematic 4Schematic 14、 HDL原理图绘制在原理图绘制界面基本设置完成后，下面就可以来进行原理图的绘制了。1、 产生一个设计页面执行File/New命令，就可以新建原理图绘制页面了。2、 调用页面图框在HDL中原理图框式作为Component来添加的，在原理图绘制

9、页面，执行Component/Add命令，可在元件库中调用软件自带或者自己开发的边框封装。3、 元件、输入输出端口、电源接地等原理图封装的添加与编辑 原理图页面基本设置完成后，就可以添加元件、端口、电源等封装了，执行Component/Add命令，弹出Component Browser对话框。 在该对话框中，设计者寻找自己所需的元件库以及对应元件，执行Add命令即可添加元件。在Edit下拉菜单中，可执行元件的删除、移动、颜色变换、排列、复制等一系列编辑操作。4、 元件连线（1）绘制导线：执行Wire/Draw或者Wire/Route命令对元件进行连线和自 动走线；（2） 添加或修改导线网络名：

10、执行Wire/Signal Name，填入网络名称，再 点击相应网络，即可完成网络命名，也可以在走线时右击鼠标执行Signal Name命令来实现走线时定义网络名；执行Text/Change命令，再点击网络 名，就可对网络名进行修改；Signal Name对话框如下： （3）绘制总线：执行Wire/Draw命令作导线，加入总线格式网络名，如 DATA<7.0>，连线则自动转换成总线；（4） 总线分支线命名： 执行Wire/Bus Name命令，设置好总线支线名称排列方式,然后单击鼠 标左键，再释放鼠标，自上而下贯通所需命名的总线支线如下图所示，然后单击左键，即可完成总线分支的自动编

11、号，其中鼠标单击开始的位 置作为高位如下图。5、 元件属性设置原理图设计绘制完成后，要首先确定或修改元件的相关属性，执行Text/Attributes命令，再单击所要编辑属性的元件即可出现Attributes对话框，则可以进行属性修改。5、 原理图检查完成原理图的绘制后，必须对原理图进行检查，以确保原理图能正确完整的导出网表方便PCB设计，其中原理图的检查包含以下几个方面。（1） 位号、电源/地网络检查： 每个元件都需要设置位号，且位号不能重叠，可以手动添加位号，也可 以在原理图打包时自动产生位号。注意，位号的设置要与元件建库时的字符头一致； 电源、GND检查比较重要，要确保这些网络无错接，无

12、漏接。（2） 单网络检查： 执行Tools/Packager Utilities/Electrical Rules Check命令，在弹出的对话框中，选择Single Node Nets检查，点击Run执行单网络检查，可根据单网 络报告来检查修改。（3） 信号互连检查： 单网络检查不能保证网络是否连接正确，因此有必要进行信号互连检查，首先执行Tools/Expend Design命令，而后执行Tools/Global Find命令，则可在原理图上全局查找网络和元件，最后再执行Tools/Global Navigation命令，则可以逐个检查网络互连情况。（4） 其它方面检查： 原理图检查除了以

13、上的检查，其它检查也很重要，这主要包含总线连接检查，匹配电阻检查，每页原理图的注释文字检查等。6、 打包原理图原理图的打包工作，用以将原理图逻辑设计输入到物理设计，准备PCB布局布线；原理图与PCB之间的交互设计；电子规则检查；生成BOM；生成网表。后续设计都以此为工作基础，因此，原理图的打包是必不可少的。1、执行File/Export Physical命令，弹出Export Physical对话框如图：2、选择Package Design选项；3、Package Option中Preserve表示保留所有以前的打包信息，Optimize表示重新打包更紧密的模块，Repackage表示忽略以前

14、的打包信息重新打包；4、 根据实际情况选择Update PCB Editor Board Option、Constraint Manager Data对话框等内容；5、 点击OK命令，即可完成打包，打包过程中有时会遇到错误，出现下图。经常出现的错误，在于元件属性错误，执行Text/Attributes命令，对元件属性进行编辑，使原理图正确打包。7、 创建平面元件在绘制原理图时，需要用到许多元件，虽然Cadence 16.3中具有丰富的元件库，但是这并不能满足设计者的需求，设计者往往需要创建自己的元件库，创建自己的元件平面元件。Cadence提供了专用的原理图库管理工具Library Explo

15、rer，可以进行元件库管理以及元件的编辑。1、 进入Library Explorer界面，创建新库（1） 执行“”，并选择Allegro PCB Librarian XL(PCB Librarian Expert)产品，进入Library Explorer界面，如下图。（2） 在Library Explorer界面，执行File/New/Build Library命令，即可创建新的元件库，如下图新建元件库0410。（3） 右击新建元件库，即可出现以上命令，执行New Part命令即可在该元件库内创建新元件，如下图。（4） 在新建元件上右击，执行Part Developer命令，进入元件信息编辑

16、界面如图。（5） 在Part Developer编辑器中，右击Package，执行New命令，创建元件封装，如下图，创建元件0410封装。封装编辑器中，有三个标签，其中General选项卡中：Logical&Physical Parts对元件封装逻辑部分和物理部分，右击Physical Parts（Pack Types）执行New命令，出现Add Physical Part对话框，输入新建元件物理封装类型。输入类型点击OK则完成封装的创建。Additional Properties选择项卡中，对封装进行属性编辑。（6） 在选项卡Associated Footprints下Jedec Type上选择相应的引脚图，用以指定新建元件的引脚图。（7） 在封装编辑界面选择Package Pin选项卡，用以创建元件引脚。执行Pins/Add命令，弹出Add Pin对话框，来创建逻辑引脚。（8） 执行Footprint/Extract From Footprint命令，释放之前Jedec Type中指定的引脚图。（9） 先选择逻辑引脚，再选择封装引脚，然后点击Map命令，完成映射；或者直接在“S1”列上直接填入封装引脚号。zai（10） 在Global Pins选项卡中对