集成电路原理及设计自学报告

1、一、 集成电路的发展集成电路的发展经历了一个漫长的过程： 1906年，第一个电子管诞生；1912年前后，电子管的制作日趋成熟引发了无线电技术的发展；1918年前后，逐步发现了半导体材料；1920年，发现半导体材料所具有的光敏特性；1932年前后，运用量子学说建立了能带理论研究半导体现象；1956年，硅台面晶体管问世；1960年12月，世界上第一块硅集成电路制造成功；1966年，第一块公认的大规模集成电路制造成功；1988年：16MDRAM问世，1平方厘米大小的硅片上集成有3500万个晶体管； 1997年：300MHz奔腾问世,采用0.25工艺； 2009年： intel 酷睿 i系列全新推出，

2、采用了领先的32纳米工艺，并且下一代22纳米工艺正在研发。由此集成电路从产生到成熟大致经历了如下过程：电子管晶体管集成电路超大规模集成电路二、 集成电路的制备过程1、衬底材料的制备任何集成电路的制造都需要衬底材料单晶硅。通常，常见的单晶硅制造有两种主要的方法：悬浮区熔法和直拉法，这两种方法制成的单晶硅具有不同的特点，并且具有不同的用途。（1）悬浮区熔法在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒的底部和在其下部靠近的同轴固定的单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒与籽晶间只靠表面张力形成的熔区沿棒长逐步向上移动，将其转换成单晶。（2）直拉

3、法在单晶硅生长中用到的材料是电子级多晶硅，它从石英（SiO2）中提炼出来并被提纯至99.999999999%纯度。在一个可抽真空的腔室内置放着一个由熔融石英制成的坩埚，多晶就装填在此坩埚中，腔室回充保护性气氛，将坩埚加热至1500C左右。接着，一块小的用化学方法蚀刻的籽晶(直径约0.5cm,长约10cm)降下来与多晶熔料相接触，籽晶必须是严格定向的，因为它是一个复制样本，在其基础上将要生长出大块的，称为晶锭（boule）的晶体。2、光刻工艺在晶圆的制造过程中，晶体三极管、二极管、电容、电阻和金属层的各种物理部件在晶圆表面或表层内构成。这些部件是每次在一个掩膜层上生成的，并且结合生成薄膜及去除特

4、定部分，通过光刻工艺过程，最终在晶圆上保留特征图形的部分。光刻是所有四个基本工艺中最关键的。光刻确定了器件的关键尺寸。3、刻蚀刻蚀工艺主要包括湿法刻蚀与干法刻蚀。（1）湿法刻蚀法湿法刻蚀是一个纯粹的化学反应过程，是指利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。湿法刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀（2）干法刻蚀法干法刻蚀种类很多，包括光挥发、气相腐蚀、等离子体腐蚀等。 4、剥离技术 剥离技术的工艺流程：首先，涂厚光刻胶并形成所设计的图案；其次，再使用蒸发技术淀积一层金属薄膜，蒸发的一个特点是对高纵横比的图形覆盖性差。若光刻胶显影后得到一个

5、凹的刨面，便会导致金属条断线；硅片浸到能溶解光刻胶的溶液当中时，直接淀积在硅片上的金属线将会被保留下来，淀积在光刻胶上的金属线将会从硅片上脱离。三、数字集成电路的基本单元电路1、CMOS反向器：构成： CMOS反相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。工作原理： 如图1所示的CMOS反相器电路结构示意图分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDDp管导通，n管截止VO=“1”=VDDVi=“1”时：VGSn=

6、Vi，VGSp=0n管导通，p管截止VO=“0”（=0V）即：VOH-VOL=VDD最大逻辑摆幅，且输出摆幅与p、n管W/L无关（无比电路）。直流电压传输特性（图2）：图1 图2瞬态特性：传输延迟时间、负载电容、最高频率。直流噪声容限：允许的输入电平变化范围。开门电平：电路允许的输入高电平的下限。关门电平：电路允许的输入低电平的上限。上升时间：输出从0.1VDD上升到0.9VDD所需要的时间。下降时间：输出从0.9VDD下降到0.1VDD所需要的时间。输出从高向低转换的传输延迟时间：从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间。tpHL输出从低向高转换的传输延迟时间：从输入

7、信号下降边的50%到输出信号上升边的50%所经过的延迟时间。tpLH电路的平均传输延迟时间：tp=tpHL+tpLH22、CMOS反相器的设计：设计一个CMOS反相器，要求驱动1pF负载电容时上升时间和下降时间不超过0.5ns。采用0.6um工艺，VDD=5V，VTN=0.8V，VTP=-0.9V，。解：由代入得因为，所以又根据，由于外部负载电容很大可以忽略输出节点pn结电容，得到同理可得，取，则得3、CMOS与NMOS反相器性能比较：如果把CMOS反相器中的PMOS管作为负载元件，则CMOS反相器和几种NMOS反相器的性能差别主要是负载元件的性能差别引起的。从直流特性看，由于NMOS反相器中

8、的负载元件是常导通的，因此输出低电平决定于电路的分压比，是有比反相器，达不到最大逻辑摆幅，而且有较大的静态功耗。CMOS反相器中的PMOS管是作为开关器件，在输出高电平时只有PMOS导通，在输出低电平时只有NMOS导通，因此是无比电路，可以获得最大的逻辑摆幅，而且不存在直流导通电流，有利于减小静态功耗。从瞬态特性看，由于NMOS反相器是有比反相器，为了保证低电平合格，要求参数Krl，从而使负载元件提供的充电电流很小，造成电路的上升时间远大于下降时间，成为限制速度的主要因素。CMOS反相器可以采用对称设计，负载特性和驱动管特性是对称的，使tr=tf，从而有利于提高速度。NMOS反相器转变区增益有

9、限，噪声容限小。CMOS反相器可以采用对称设计，从而可以获得最大的直流噪声容限。CMOS电路相对NMOS电路有很多优点，特别是CMOS电路低功耗的优点对提高集成密度非常有利。CMOS电路的静态功耗非常小，只有泄漏电流引起的静态功耗，因而极大减小的芯片的维持功耗，更加符合发展便携式设备的需求。另外，CMOS电路有全电源电压的逻辑摆幅，可以在低电压下工作，因而更适合于深亚微米技术发展的要求。4、设计一个CMOS或非门 设计一个两输入或非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns，已知，CL=1pF，VDD=5V，VTN=0.8V，VTP=-0.9V，采用0.6um工艺，有KN=12

10、010-6A/V2，KP=6010-6A/V2。根据等效反相器分析，或非门上升时间根据，CL=1pF，VDD=5V，P=-VTP/VDD=0.18，可得到KPeff=7.1410-4A/V2或非门的下降时间根据，CL=1pF，VDD=5V，N=VTN/VDD=0.16，可得到KNeff=6.9010-4A/V2由于或非门中2个PMOS管串联对负载电容充电，因此要求KP1=KP2=2KPeff=14.2810-4A/V2考虑最坏情况下只有一个NMOS管导通对负载电容放电，要满足下降时间要求，则有KN1=KN2=KNeff=6.9010-4A/V2取 LN=LP=0.6m则有 WP1=WP2=28

11、.56m WN1=WN2=6.9m如果是设计一个两输入与非门，则在同样性能要求和同样参数下，得到WP1=WP2=14.28m， WN1=WN2=6.9m。可以看出，在同样速度情况下，采用与非门可以比或非门节省面积。图35、简述类NMOS电路的优缺点优点：n输入逻辑门需要(n+1)个MOS管，在实现复杂逻辑门时有利于减小面积。缺点：是有比电路达不到最大逻辑摆幅，有较大的静态功耗，由于要求Kr1,类NMOS电路上升时间长（类PMOS电路下降时间长）。应用：可以用于对面积要求严格而性能要求不高的情况。CMOS传输门：MOS晶体管的源、漏区是完全对称的结构，因此MOS晶体管的源、漏极可以互换。这种双向

12、导通特性给它的应用带来极大的灵活性。对于源、漏极不固定，可以双向传送信号的MOS晶体管叫做传输管（pass transistor）或传输门（Transmission Gate，简称TG）。特点：CMOS传输门更接近理想开关，断开时有很大的截止态电阻，导通后有较小的导通电阻。传输电平无阈值损失。传输门为CMOS逻辑设计增加了灵活性，可以简化逻辑电路，极大减少所需的晶体管数目，有利于提高速度和集成度。NMOS传输管在传输低电平时可达到0，而传输高电平时最高只能达到VDD-VTN ，也就是说NMOS传输高电平有阈值损失。PMOS传输管可以无损失地传输高电平，但传输低电平时会有阈值损失，只能达到-VT

13、P。6、预充-求值动态CMOS与非门的工作原理:图4工作原理：当时电路处于预充阶段，导通对输出节点电容充电，由于截止，下拉通路断开，使输出电平达到高电平。当时，截止上拉通路断开，由于导通，使下拉通路可以根据输入信号求值。若则形成下拉的导通通路，使输出下降到低电平；否则和中至少有一个管子截止，输出保持高电平。由以上分析看出，这个电路在时实现了的功能。7、多米诺CMOS电路的工作原理图5多米诺CMOS电路由一级预充-求值的动态逻辑门加一级静态CMOS反相器构成。由于经过反相器输出，提高了输出驱动能力，另外也解决了富NMOS与富NMOS动态电路（或富PMOS）不能直接级联的问题。增加一级反相器，使多

14、米诺电路实现的是不带“非”的逻辑。是预充阶段，使V1为高电平，经过反相器后，输出为低电平。当时，若A=B=1，则M1,M2和MN1构成的下拉通路导通，使V1放电到低电平，反相后输出为高电平。若两个输入信号不全是高电平，则M1和M2中至少有一个截止，下拉通路不能导通，因此V1保持预充的高电平，输出则保持为低电平。8、CMOS逻辑电路的功耗分类：动态功耗、开关过程中的短路功耗和静态功耗。动态功耗是电路在开关过程中对输出节点的负载电容充、放电所消耗的功耗，因此也叫开关功耗。在输入信号上升或下降过程中，在VTNVinVDD+VTP范围内将使NMOS管和PMOS管都导通，出现从电源到低的直流导通电流，引

15、起开关过程中附加的短路功耗。对于常规CMOS逻辑电路，在稳态时不存在直流导通电流，理想情况下静态功耗是零。但是由于各种泄漏电流的存在，使得实际CMOS电路的静态功耗不为零。 动态功耗：减小动态功耗的最有效措施是降低电源电压，因为它使动态功耗平方率下降。但是对于一定的工艺水平，MOS管的阈值电压有确定的值。若阈值电压保持不变，降低电源电压将使MOS管导通电流下降，从而影响电路性能。减小负载电容是降低动态功耗的重要途径。改进电路结构，减少所需MOS管数目，可以减小总的负载电容。因此对电源电压的选择有一个综合考虑。从提高速度考虑，希望采用高的电压。优化的布局布线可以缩短连线路径减小连线的寄生电容。合

16、理的晶体管的版图结构可以减小器件的寄生电容。电路的动态功耗还与电路节点的开关活动因子有关，因为只有当输出节点出现从0到1的逻辑转换时才从电源吸取能量。体系结构的优化设计对降低动态功耗同样有重要作用。采用并行结构和流水线结构可以在较低电源电压或较低的时钟频率下达到同样的电路性能，从而有效降低功耗。 短路功耗：开关过程中的短路功耗与输入信号的上升、下降时间密切相关，而且与输出波形的上升边和下降边也有关系。输出波形的上升、下降边远大于输入波形可以基本消除短路功耗，但会影响电路速度。短路功耗还与电源电压和器件的阈值电压有关。如果电源电压小于VTNVTP，可以使短路功耗基本消除，但电路不能满足性能要求。

17、从降低短路功耗考虑，可以增大器件的阈值电压。 静态功耗：静态功耗主要是由各种泄漏电流引起，其中MOS管的亚阈值电流有很大影响。减小亚阈值电流是降低功耗的一个重要设计考虑。采用可开关的源极电阻能减小亚阈值电流。采用多阈值和动态阈值技术也是减小静态功耗的有效措施。动态功耗的公式：短路功耗的公式：静态功耗的公式:四、CMOS集成电路的I/O设计输入缓冲器有两方面作用：一是作为电平转换的接口电路；另一个是改善输入信号的驱动能力。ESD保护电路主要有输入端ESD保护，输出端ESD保护和电源的ESD保护。静电释放ESD(Electro Static Discharge)保护电路的作用主要是两方面：一是提供

18、ESD电流的释放通路；二是电压钳位，防止过大的电压加到MOS器件上。阐述一般电路的输入或输出端的4种ESD应力模式:某一个输入或输出端对地的正脉冲电压（PS）或负脉冲电压（NS）；某一个输入或输出端相对VDD端的正脉冲电压（PD）或负脉冲电压（ND）。画出二极管输入ESD保护电路，说明其工作原理:图6工作原理：对CMOS集成电路连接到压点的输入端常采用双二极管保护电路。二极管D1是和PMOS源、漏区同时形成，是pn结构，二极管D2是和NMOS源、漏区同时形成的，是np结构。当压点相对地出现负脉冲应力，则二极管D2导通，导通的二极管和电阻形成了ESD电流的泄放通路。当压点相对地出现正脉冲应力，使

19、二极管D2击穿，只要二极管D2击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。三态输出的三种输出状态,画出常用的CMOS三态输出电路:三种输出状态：输出高电平状态，输出低电平状态，高阻态。图7五、 MOS存储器 分类：(挥发性)随机存取存储器(RAM)：DRAM和SRAM； 不挥发性只读存储器(ROM)：Mask ROM、PROM、EPROM、E2PROM、Flash； 不挥发随机存取存储器：FeRAM、MRAM； 构成：存储单元阵列、译码器、输入输出缓冲器、时钟和控制电路DRAM：(Dynamic Random Access Memory)DRAM可以使用单管单元结构实现。DRAM单元具

20、有结构简单、面积小、有利于提高集成度。但也存在缺陷，一是存储信息不能长期保持，会由于泄漏电流而丢失，二是单元读出信号微弱，而且读出后单元原来存储的信号也被改变，也就是破坏性读出。需要定时刷新，而且要使用灵敏/再生放大器。由于DRAM集成度高、功耗低，适合于计算机的内存。SRAM：(Static Random Access Memory)SRAM采用静态存储方式，靠双稳态电路存储信息，信息存储可靠，只要不断电存储信息可以长期保持。SRAM单元电路复杂，占用面积大，因此集成度不如DRAM。由于SRAM工作速度快，常用来做高速缓冲存储器(cache)。6、集成电路的设计方法和版图设计设计方法：top

21、-down(自顶向下) and bottom-up（自底向上）设计流程图：图8集成电路的设计方法：根据IC开发过程所需掩膜版数目的不同，IC的设计方法可分为三种：基于可编程逻辑器件（Programmable Logic Device,简称PLD）的设计方法、半定制设计方法、定制设计方法。电路单元：标准单元、宏单元、IP其中IP核的分类： 软核：HDL语言建立的数字模型。 固核：用HDL语言建立的模型和综合后生成的网表。 硬核：模型具有版图级。ASIC：Application Specific Integrated Circuits专用集成电路；版图检查：版图检查的目的是确保版图的正确性，一般包括： 设计规则检查（DRC，Design Rule Check） 电气规则检查（ERC，Electrical Rule Check） 版图和电路图的一致性检查（LVS, Layout Versus Schematic） 版图寄生参数提取（LPE，Layout Parasitic Extraction） 后仿真简述集成电