7段数码显示译码器设计方案

1、2016年4月28日广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室学院物电年级、专业、班姓名Jason.P学号实验课程名称EDA技术实验成绩实验项目名称7段数码显示译码器设计指导 教师实验目的：学习7段数码显示译码器设计；学习 VerilogHDL的多层次设计方法二、实验内容：1、实验原理：7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是 16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPL冲来实现。2、实验步骤：能入砒代提

2、垃戢；oo 0 O0111113.oOO O 1OOOOl1o1OO 1 Oaoiioi工OO 1 X1OO11X13O 1 O O11OO L1OAO 1 O 11 1 Q 1 1 O 15oa 1 o1111X01eOlliOOQO111VIO o o1111111s1 O O 11 1 O 1 1 1 1.9IO 1 omomA1.0 1 3_1 1 1 1 i o o1 1 o oO111OO1c1 1 0 LiO1111oQ1 1 1 o1 1 1 1 o o zE1111111OOO1F表4-1 7段译码器真值表图4-1共阴数码管及其电路7个段，咼位在左，低位在右。例如当 接有高电

3、平的段发亮，于是数码管显示“LED7S输出为“ 1101101 ”时,5”。(2)设计该译码器, 式给出输入信号仿真数据) 码器的工作性能。在 Quartusll上对其进行编辑、编译、综合、。引脚锁定及硬件测试。建议选实验电路模式适配、仿真，给出其所有信号的时序仿真波形(提示：用输入总线的方6,用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译ALED7S而顾口1而y而y而)丽丽7而両阿伽帅)p而110订恼I川讣血 俪(1)首先按7段译码器真值表，完成 7段BCD码译码器的设计。作为 7段BCD码译码器，输出信号LED7S的7位分别接如图4-1数码管的 数码管的 7 个段：g、f、

4、e、d、c、b、a 分别接 1、1、0、1、1、0、1;图4-2 7段译码器仿真波形(3)将设计加入4位二进制计数器，经上面设计的 16进制7段译码器显示。图4-3计数器和译码器连接电路原理图1 .ft AllmPATI m1Al !_:i_1 :V l-K (JU 1 Y|) J.URSTCOUT2 : *ENA*:LL11gut。lcd|6.OclockO rslO enaO三、实验HDL描述：计数器：module adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA);in put CLK,EN,RST,LOAD;in put3:0 DATA;output3:0 DO

5、UT;output COUT;reg3:0 Q1;reg COUT;assig n DOUT = Q1;always (posedge CLK or negedge RST) CLK上升沿、RST 下降沿触发begi nif(!RST) Q1 = 0; /RST为低电平时，Q1 为 0else if(EN) begin EN为高电平时，执行下步if(!LOAD) Q1 = DATA; /LOAD为低电平时 Q仁DATAelse if(Q115) Q1 =Q1+1; Q115，计数加 1else Q1 =4b0000; end Q1为其他值，计数置 0endalways (Q1)if (Q仁=4

6、hf) COUT = 1b1; else COUT = 1b0; Q1为 15，COUT=,1 否则为 0en dmodule16进制7段译码器：module DECL7S (A,LED7S);input3:0 A; output6:0 LED7S;reg6:0 LED7S;always(A)case(A)4b0000 : LED7S = 7B0111111;4b0001 : LED7S = 7B0000110;4b0010 : LED7S = 7B1011011;4b0011 : LED7S = 7B1001111;4b0100 : LED7S = 7B1100110;4b0101 : LE

7、D7S = 7B1101101;4b0110 : LED7S = 7B1111101;4b0111 : LED7S = 7B0000111;4b1000 : LED7S = 7B1111111;4b1001 : LED7S = 7B1101111;4b1010 : LED7S = 7B1110111;4b1011 : LED7S = 7B1111100;4b1100 : LED7S = 7B0111001;4b1110 : LED7S = 7B1111001;4b1111 : LED7S = 7B1110001; default : LED7S = 7B0111111;endcaseen dm

8、oduleU I LEDTSB 011四、仿真结果:czzcocI1 |FpOC11 loo 環匝77砒111 looi 貝 1 lcwi；!icniciLXrTTT5)|Qoanii；tHi in叹$丨X丨3 13（ 4丨灯 时1 1炯STTITij而琲1L1110CnonX：1101L1L7段数码显示译码器仿真测试结果A为输入的数，LED7S输出对应的译码结果（与 7段译码器真值表一致）含异步清零和同步时钟使能的加法计数器，CLK为上升沿时，DOUT计数（EN=LOAD=RST=1 EN为低电平时DOUT保持当前数值（LOAD=RST=I;EN为高电平且CLK为上升沿时触发 DOUT计数（

9、LOAD=RST=I。LOAD为低电平且CLK为上升沿时，DOUTS为DATAfi（ EN=RST=）。RST为低电 平时，DOUTS为0,与CLK是否为上升沿无关。DOUT1计满15时COUTS 1，DOU为其他值时COUT为0。计数器和译码器连接的电路，led的译码输出和真值表相符合。 en为低电平且clock为上升沿时led保持，en为咼电平且clock为上升沿 时led显示的数字加一。load为低电平且clock为上升沿时，led显示data的数值。rst为低电平时，led显示数字0，与clock上升沿时间 无关。Led显示到数字15时cout为1, led显示其他数值时，cout为0

10、。五、引脚锁定：ToAssignment NameValueEnabled|1lclockLocationPIN 152Yes2lcoutLocationPIN 76Yes3lenaLocationPIN 51Yes4ELED7S0Ux ationPIN39Yes5*LED751LacadonPIN.142Yes6LED7S5Locati onPIN 146Yes100 LED756Lo 匚 ationPIN 159Yes11lrstLocationPIN 50Yes六、硬件测试结果:模式6:en （键8控制）为低电平，保持显示数字 3 计数满15 （显示为F） LED-D8 （ cout ）亮 rst （键7控制）为低电平，清零a通过本次实验，对 Quartusll有了进一步的学习和认识，对 Verilog 也有了深入了解。学会了 7段数码显示译码器的 Verilog硬件设计, 学习了 VHDL的CASE语句应用及多层次设计方法。实验中，要对