基于DDS技术实现的频率可跳变的频率合成器设计

1、基于DDS技术实现的频率可跳变的频率合成器摘要：本文首先对频率合成技术现状和未来发展进行了简要说明，同时对直接数字频率合成技术理论作了比较详细的分析，另还对本设计选用的一些芯片进行了介绍。在此基础上，采用外部输入时钟方式，由控制、电平转换、频率合成、低通滤波、放大等模块构成频率合成器。在实现过程中，以直接数字频率合器(DDS)为核心，通过单片机对其进行初始化、工作状态设置和实时地向其输入频率控制字和频率更新信号，实现DDS输出频率的跳变，最后再通过滤波和放大，得到一个能满足一定使用要求且频率可跳变频率源。关键词：频率合成；单片机；直接数字频率合成(DDS)；低通滤波； Design of Fr

2、equency Synthesizer with Frequency-Hopping Based on DDS TechnologyAbstract: In this paper, the frequency of technical status and future development of a summary statement, the Direct Digital Synthesis techniques of a more detailed analysis, and the other is also on the choice of a number of chip des

3、ign was introduced.On this basis, the use of external input clock, from control, power conversion, frequency synthesis, low-pass filtering, amplification modules constitute Synthesis. In the process of achieving, with a direct digital frequency (DDS) as the core, through its SCM initialized, the sta

4、te set-up and real-time control to the input frequency and frequency of updates word signal, the output frequency of DDS Hopping, and then through the filtering and amplification, with a meet certain requirements and the use of frequency hopping frequency source.Keywords: Synthesis; SCM; Direct Digi

5、tal Synthesis (DDS); low pass filter;第 1 章 绪 论1.1频率合成技术概述随着现代通信与电子系统的发展，对频率合成技术在多个性能方面提出了更高的要求，希望频率源能输出一个更为稳定且在一定频率范围内可跳变频率信号。目前，频率合成技术朝着集成化、程控化、数字化、小型化、频率范围宽带化、频率间隔的微细化、频率转化的高速化方向发展，这也使得频率合成技术在信号合成、仪器仪表、现代通信、软件无线电等领域得到更为广泛的应用，为频率合成器的应用开辟了广阔的前景。7 频率合成器的性能指标主要表现在：(1) 输出频率范围输出频率范围是指输出的最小频率和最大频率之间的变化范围

6、。工作频率就是在一定的工作条件下，频率合成器所产生的稳定载频的标称频率值，一般用实际测量的估计值表示。频率范围就是指频率合成器在满足规定技术条件下的最高工作频率与最低工作频率之差。用公式表示为： （1-1）也可以表示为： （1-2） 其中fH, fL分别表示频率合成器的最高工作频率和最低工作频率。频率合成器的频率范围指标，要求频率合成器在指定的频率范围之内，所有指定的离散频率点上均能正常工作，且均能满足其它性能指标。(2) 频率稳定度和准确度频率准确度是指频率合成器的实际输出频率偏离标称工作频率的程度。频率稳定度是指在一定的时间间隔内，合成器输出频率变化的大小。频率准确度与稳定度之间既有区别又

7、有联系，只有稳定了才能准，故通常将工作频率相对于标称值的偏差也计在不稳定偏差之内，只提频率稳定度即可。频率稳定度可分为长期稳压电源定度，短期稳定度，瞬间稳定度与它所选区用的参考标准频率源的长期频率稳定度相同。一般来说，长期稳定度主要由元器件老化所决定。对频率合成器的长期稳定度的要求与应用场合有关。在无线电导航，定位系统中，对长期稳定度有较高的要求。短期频率稳定度是指日，小时内的频率变化，主要因素是内部电路参数的变化，外部电源波动，温度波动及其它环境因素。瞬间频率稳定度是频率合成器的主要质量指标，是指秒，毫秒间隔内随机的频率变化，主要因素是干扰与噪声。瞬间频率稳定度可用时间域描述，即表现为相位噪

8、声频谱，用功率谱密度表示。(3) 频率分辨率频率合成器需要在指定的频率范围内产生大量的离散的频率。频率分辨率是指两相邻频率点之间的间隔，也称为频率间隔。不同用途的频率合成器的分辨率相差很大。例如，VHF跳频通信机的分辨率一般为25KHz, 12.5KHz, 5KHz ：HF单边带通信机的频率分辨率常见的为100Hz, 也有10Hz，甚至作为标准信号源的频率合成器，希望有尽可能精细的频率分辨率。现在对频率合成器的频率分辨率要求越来越精细。(4) 频率转换时间频率转换时间是指频率合成器从某一频率转换到另一频率，并达到稳定所需要的时间。对于锁相频率合成器而言，主要是环路的锁定时间。直接合成和直接数字

9、合成的转换时间是极其短的。一般要求频率合成器的转换时间低于几十毫秒，在时分多址上跳频体制的通信系统中，对频率转换时间要求极高，可能达到微秒，纳秒量级。(5) 频谱纯度频谱纯度以杂散分量和相位噪声来衡量，杂散分为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生；相位噪声是衡量输出信号相位抖动大小的参数。(6) 调制性能指的是频率合成器是否具有调幅(AM)、调频(FM)、调相(PM)等功能。61.2 频率合成器发展现状及应用 频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术，它是现代通信系统和现代电子系统关键设备。随着通信

10、、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对率合成器提出的要求越来越高。频率合成技术理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：直接模拟频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。（1）直接模拟式频率合成技术 直接式频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合成器原理简单，易于实现。直接模拟式频率合成器是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。 直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但用这种方法合成的

11、频率范围将受到限制。更重要的是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及寄生频率难以抑制。因此，直接模拟式频率合成器已逐渐被锁相式频率合成器 、直接数字式频率合成器取代。（2）锁相式频率合成技术锁相式频率合成器是采用锁相环(PLL)进行频率合成的一种频率合成器。它是目前频率合成器的主流，可分为整数频率合成器和分数频率合成器。在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。通过改变分频系数N，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。输出信号之间的最小频率间隔等于参考信号的频率，而这一

12、点也正是整数频率合成器的局限所在。（3）直接数字频率合成技术(DDS)直接数字频率合成(DDS)技术是20世纪80年代末，随着数字集成电路和微电子技术的发展出现的一种新的数字频率合成技术，它从相位量化的概念出发进行频率合成。DDS技术与传统的频率合成技术相比，具有频率分辨率高、相位噪声小、稳定度高、易于调整及控制灵活等优点。（4）混合式频率合成技术PLL技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低。DDS技术则具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL。混合式频率合成技术利用这两种技术各自的优点，将两者结合起来，其基本思想是利用DD

13、S的高分辨率来解决PLL中频率分辨率和频率转换时间的矛盾。通常有DDS激励PLL和DDS附加PLL两种基本方案。在DDS激励PLL方案中，使DDS在某个频率附近产生精细的频率步进，并且DDS的输出作为PLL的标准输入信号，同时将PLL设计成倍频环，将DDS产生的信号倍频到所需的频率范围内。该方案通过采用高的鉴相频率(DDS的输出频率)来提高PLL的转换速度，并利用DDS的高分辨率来保证小频率间隔。DDS附加PLL方案是在环路中插入混频器，使DDS和PLL的输出相加，其输出频率为：foNfrfDDS。为了使PLL具有很小的频率转换时间，PLL可采用高鉴相频率fr，而DDS小的频率间隔则可保证输出

14、频率fo的精细变化。fo的上限频率取决于Nfr，频率分辨率取决于DDS。DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声，这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。 （1）实时模拟仿真的高精密信号 在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据，然后通过手控或用计算机编程对这些数据进行控制，就可以任意改变输出信号的波形。利

15、用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点，将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。这是其它频率合成方法不能与之相比的。例如它可以模拟各种各样的神经脉冲之类的波形，重现由数字存储示波器（DSO）捕获的波形。 （2）实现各种复杂方式的信号调制 DDS也是一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的。 现代通信技术中调制方式越来越多，BPSK，QPSK，MSK都需要对载波进行精确的相位控制。而DDS的合成信号的相位精度由相位累加器

16、的位数决定。一个32位的相位累加器可产生43亿个离散的相位电平，而相位精度可控制在8×103度的范围内，因此，在转换频率时，只要通过预置相位累加器的初始值，即可精确地控制合成信号的相位，很容易实现各种数字调制方式。 （3）实现频率精调，作为理想的频率源 DDS能有效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。在一个PLL中保持适当的分频比关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDSPLL混合式频率合成技术。 在频率粗调时用PLL来覆盖所需工作频段，选择适当的分频比可获得较高

17、的相位噪声，而DDS被用来覆盖那些粗调增量，在其内实现频率精调。这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。这也是目前开发应用DDS技术最广泛的一种方法。采用这种方案组成的频率合成器已在很高的频率上得以实现。 当然，DDS的应用不仅限于这些，它还可用于核磁谐振频谱学及其成像、检测仪表等。随着DDS集成电路器件速度的飞速发展，它已成为一种可用于满足各种系统频率要求的频率合成技术。1.3 课题来源及主要研究内容1.3.1 课题来源由于直接数字频率合成（DDS）具有超宽的相对带宽、超高的捷变速度、超精细的分辨率以及相位的连续性，可以输出带宽的正交信号，同时具有可

18、编程、全数字化便于单片集成等优越性能等许多优点。而在数字锁相环技术发展中，其性能已到了极至，随着近年来扩频通信技术的发展，其系统中所需的频率合成器应为输入可跳变。其它性能要求很高的频率源，锁相环技术已不能满足要求。为此，研究DDS在通信系统中的应用成为了必然。1.3.2 主要研究内容以DDS芯片为核心设计的频率合成器，通过单片机外部拨码开关对DDS输出频率进行有效控制，最后得到输出信号频率为10-12MHz、步进为100KHz、功率大于10dBm、杂散优于60dBc的正弦波。具体设计过程中主要完成：硬件设计：单片机与DDS芯片接口间电平转换电路、单片机控制电路、DDS外围电路、放大及低通滤波器

19、的设计。软件设计：DDS芯片初始化程序、DDS参数预置程序及其它控制程序的设计。第 2 章 DDS技术DDS技术，即直接数字频率合成技术，采用高速的数字电路和高速的D/A转换技术，它与数字锁相环构技术构成的频率合成器相比较，具有频率切换时间极短（小于20ns）、频率分辨率很高（0.01Hz）、频率稳定度高（10-710-8）、输出信号的频率和相位可以快速程控切换、输出相位连续、可编程以及灵活性大等特点。此外，DDS具有非常宽的调谐范围，采用DDS数字方法可以产生多种波形，可以实现多种数字式调制，也可以实现工作频率快速捷变。所以，采用高性能的DDS电路构成的直接数字频率合成器可以产生满足现代通信

20、系统中许多方面的应用。112.1 DDS结构   DDS技术的理论依据是奈奎斯特采样定理。根据该定理，对于1个周期的连续正弦波信号，可以沿着其相位轴方向，以等量的相位间隔对其进行相位/幅度采用，得到1个周期性的正弦信号的离散相位的幅度序列，并对模拟幅度进行量化，对量化后的幅度采用相应的二进制数据进行编码。这样就可以把1个周期性的连续正弦信号转换成1系列离散的二进制序列，最后把它存储在只读存储器中，每个存储单元的地址就是相位取样地址，而存储单元的内容即是量化的正弦波的幅度值。DDS的基本结构如图1所示；图2.1 DDS结构框图它主要由相位累加器、正弦查找表、存储器、D/A转换

21、器等组成在时钟脉冲的控制下，频率控制字K由累加器得到相应的相码，相码寻址波形存储器进行相码幅码变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形。其中，参考频率源一般是一个高稳定的晶体振荡器，其输出信号用于DDS中各部件同步工作。因此，DDS输出的合成信号的频率稳定度与晶体振荡器是一样的。这样的1个只读存储器构成1个与2周期内相位取样相对应的正弦函数查找表，由于其存储的是1个周期的正弦波波形的幅度值，所以又称其为正弦波波形存储器。2.2 DDS工作原理分析工作过程为：每来一个时钟脉冲fclk，加法器将频率控制数

22、据与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据相加；另一方面输出M位作为取样地址值送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满时就会产生一次溢出，这样就完成了一个周期，该周期就是DDS信号的频率周期。其主要关系式为：  输出频率：频率分辨率：相位增量：其中：K为频率控制字，N为相位累加器位数，fclk为时钟频率。尽管DDS技术有很多优点，但它也并不十分完

23、美。其主要不足是合成信号的频率较低、频谱不纯。（1） 相位累加器相位累加器由N位加法器与N位累加寄存器级联构成。如下图2.2所示：图2.2 相位累加器组成框图 每来一个时钟脉冲fs，加法器将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器

24、的溢出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量www.fpga-a形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性 (2) 波形存储器波形存储器主要完成信号的相位序列到

25、幅度序列的转化。从理论上讲，波形存储器可以存储具有周期性的任意波形，在实际应用中，以正弦波最具有代表性，也应用最广。用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位-幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的波形存储器ROM相当于把 的正弦信号离散成具有个样值的序列，若波形存储器ROM有D位数据位，则个样值的幅值以D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。 (3) D/A转换器D/A转换器也是DDS中比较关键的部件。D/A转换器的作用是把己经合成的正弦波的数字量转换成模拟量。正弦幅度量化序列经D/A转换后变成了包络为正弦波的阶

26、梯波。2.3 DDS的主要特点新一代的直接数字频率合成器采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：（1）频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，在高速DDS系统中，因为采用的是流水线结构，它外部所输入的频率控制字的传输时间等于流水线长度和时钟周期的乘积，而低通滤波器的频响时间随截止频率的提高而缩短，所以高速DDS系统的频率转换时间极其短，一般可达到ns量级。（2）频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随机位累加器的位数的增长而呈指数增长。分辨率高达Hz。DD

27、S输出的频率可由下面的公式计算得出: （2-1）可推出，DDS的分辨率决定于相位累加器的字长和参考时钟频率，只要相位累加器的字长足够长，DDS的分辨率可以达到足够高。例如：时钟频率为100MHz，相位累加器字长为32比特时，最小频率分辨率为： （2-2） 当时钟频率为100MHz，相位累加器字长为48比特时，最小频率分辨率为： （2-3）（3）相位连续。DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。（4）输出频率的相对带宽很宽 。当频率控制字为K=0时，输出频率=0Hz，即DDS的输出下限频率为0。根据奈奎斯特定理，理论上DDS输出

28、的上限频率为/2，是参考时钟频率，即抽样频率。但由于外接低通滤波器的非理想性，实际工程中，DDS的输出频率的上限一般为： （2-4）（5）相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。由于DDS是全数字的结构，使得DDS的相噪与其它频率合成技术一起的相噪相比，不能够获得很高的相噪性能指标。（6）控制容易、稳定可靠。在DDS中，所有参数都是由数字产生的，所以DDS可以快速地，高精度地完成调频（FM），调相（PM）和调幅（AM）功能。累加器的输入端是频率控制字，累加器的输出信号是代表相位值的数字信号，因此在累加器的后在加一个加法器就可以很容易地实现相移或相位调制。正弦查询表ROM的输出幅

29、度值为正弦函数的离散数字信号，若在这个ROM和数/模转换器DAC之间加入一个数字乘法器，那么就可以方便地实现幅度调制（AM）。DDS的开关速度快，它的输出相位是连续的，在累加器的输入端加一个加法器，还可以实现频移键控（FSK）。若在累加器前面加一个累加器，则后一个累加器的相位输出呈现平方函数特性，即可实现线性调频功能，如果在累加器前面加一个ROM（或RAM）则可由软件来控制完成非线性调频功能。DDS的结构特点使DDS还可以完成脉冲调制。它是通过复位输入到DAC的数字信号来完成脉冲调制功能的。其中分为两种脉冲调制方式：一种是将DDS的数字部分与DAC都复位；另一种只复位输入到DAC的数字部分，而

30、其它数字部分继续工作，当复位信号取消时，其输出信号的相位是未复位时所对应的相位，保证了相位的连续性，这在实际应用中非常重要。DDS的全数字结构的相位控制功能，使DDS在设计中可方便地利用频率控制字K直接调整输出信号的频率与相位，很容易实现数字调频，调相以及调幅功能，如可以产生ASK，FSK，PSK等调制信号。（7）可正交输出在某些应用中需要正交信号输出，即同时输出两个正交的信号，如： （2-5）和 （2-6）要实现正交信号的输出，只需要分别在DDS的两个RO中存储sin和cos两个函数表即可。（8）DDS的工作频带受限频带受限DDS的主要缺点之一。DDS工作频率受到器件速度的限制，主要受到相位

31、累加器，波形存储器和DAC的速度的限制。随着微电子技术的发展，DDS的速度在不断地提高。例如，采用GaAs工艺，目前的DDS时钟频率可达到4GHz左右。再过几年，DDS的工作频率会更高，DDS的应用也将更加广泛。（9）杂散抑制差这也是DDS的缺点之一。DDS在寻址波形表时，都采用了相位截断，它的直接后果是给DDS输出引入了杂散。波形存储器中的波形幅度量化引起有效字长效应，还有DAC的非理想特性，都导致DDS的杂散抑制性能差。衡量跳频频率合成器性能指标的因素有：频率范围、频率分辨率、频率转换时间、频率准确度和稳定度、频谱纯度等。其中，跳频速度和频率点数是决定跳频通信系统性能的主要因素，系统的抗干

32、扰和保密能力随频率点数的增高和跳速的加快而加强。从DDS的特点可以看出，直接数字频率合成器各个性能指标都较高，特别是其频率转换速度，因此它是实现快速跳频频率合成器的最佳选择。第 3 章 系统总体设计思路3.1 主要技术指标频率范围：频综输出最低频率和输出最高频率之间的变化范围。频率分辨率：频综输出的两相邻频率点之间的间隔。不同用途的频综对频率分辨率的要求相差很大。频率切换时间：从发出频率切换的指令开始，到频率切换完成，并进入允许的相位误差范围所需要的时间。谐波抑制和杂散抑制：谐波抑制是指载波整数倍频率处单根谱线的功率与载波功率之比，而杂散抑制指与载波频率成非谐波关系的离散谱功率与载波功率之比，

33、它们表征了频率源输出谱的纯度。长期频率稳定度：频率源在规定的外界条件下，在一定的时间内工作频率的相对变化，它与所选用的参考源的长期频率稳定度相同。短期频率稳定度：主要指各种随机噪声造成的瞬时频率或相位起伏，即相位噪声，它可以从频域和时域来表征。具体标准如下： 输出频率：1012MHz；步进：100KHz；跳频时间：小于1ms；输出功率：10dBm；谐波抑制：60dBc；3.2 系统硬件结构系统主要由控制、电平转换、频率合成、低通滤波器、放大电路5个模块构成，其系统硬件框图如图3.1所示。控制模块主要是单片机控制模块；其次是AD9852为核心的频率合成模块，系统时钟部分，低通滤波模块,逻辑电平转

34、换模块以及放大电路模块。图3.1 系统框图3.3 系统软件结构软件主要完成向AD9852输送数据，控制AD9852工作等功能。控制过程解释如下：单片机AT89C51复位后，就进行单片机的初始化，主要完成其I/O口的相关设置。AD9852复位完成后，频率控制字为0，输出零频，也就是没有输出。然后对DDS的如下寄存器进行相关设置：1E，1F，20H，主要完成设置频率更新信号的触发方式、旁路PLL、幅度控制的设置等工作，这三位寄存器的具体设置方法在第5.1节AD9852的工作模式和工作时序中做了详细的解释。在这些DDS的初始化工作完成后，才开始跳频的准备工作。数据传输方式上，我采用的AD9852采的

35、8位并行数据输入的方式，为软件设计上提供了极大的方便，简化了控制系统的软件设计。AD9852的频率控制字为48bit，即6个字节，写入数据后，DDS并没有输出信号，这是因为写入的内容只是写到I/O缓冲区，并没有调入DDS内核使其按照这些参数运行。这是考虑到同步的需要，有些方式的运行可能需要设置很多参数，要等所有的参数都写入后，这种方式才确定下来。要输出信号，还需要给I/O UDCLK (Pin20)一个高电平且维持至少十个系统周期的触发信号，这个信号由单片机SETB UPD和CLR UPD两条指令完成，单片机的一个指令周期包括12个时钟周期，而单片机的时钟周期远大于AD9852的系统时钟周期，

36、可以确保I/O UDCLK高电平维持至少十个系统周期，这样就完成一次装载。另外如果在程序中按照预先设计的算法计算跳频频率控制字再装载到DDS中，那么这样便会使控制系统软件设计变得复杂且不易于具体实现。在这里采用查表的方式从预先给定的ROM表中读取频率控制字，由于跳频是采用寻址的方式，预先要制作ROM表附于整个软件模块后，那么先要通过计算从10MHz12MHz每递增100KHz产生的频率控制字，将其转换成16进制数，从小到大排列，附于ROM表中。第 4 章 硬件电路设计系统硬件结构包括控制模块、电平匹配模块、频率合成模块、低通滤波模块和放大电路模块。依据系统硬件结构设计中定义的上述各模块功能和相

37、互间关系，其具体电路实现如下。4.1控制模块控制模块选用单片机AT89C51芯片再加上必要的外围电路来实现对DDS芯片AD9852的各个寄存器的复位和工作模式的设置，使其开始正常工作。同时选定一I/O接口中，通过外部拨码开关电路输入不同数字序列，然后采用查表的方式从预先给定的ROM表中读取其对应不同频率控制字，在写时序控制下，按照每向AD9852内部的寄存器写入一个频率控制字，对应向AD9852芯片发出一频率更新信号，从而产生所需频率信号，实现频率的跳变。T89C51引脚说明AT89C51的引脚分布如图4.1所示。17图4.1 AT89C51的引脚分布各引脚说明见表4.1：表4.1 AT89C

38、51芯片引脚说明管脚号管脚名称功能描述38VCC电源电压，+5V。16GND地。3037P0口一般I/O口引脚或数据/低位地址总线复用引脚。13、4044P1口一般I/O口引脚。1825P2口一般I/O口引脚或高位地址总线引脚。5、713P3口一般I/O口引脚或第二功能引脚。4RST复位信号输入引脚。27地址锁存允许信号输出引脚/编程脉冲输入引脚。26 外部程序存储器选通信号输出引脚。29内外存储器选择引脚/片内EPROM(或FlashROM)编程电压输入引脚。15XTAL1反向振荡放大器的输入及内部时钟工作电路的输入。14XTAL2来自反向振荡器的输出。6,17,28,39NC内部

39、无连接的引脚，布线时可以悬空。 单片机外围电路设计单片机控制电路主要包括与AD9852芯片接口电路(电平转换电路)，复位电路、时钟电路、拔码开关电路。单片机外围电路如图4.2所示。在图中，单片机AT89C51芯片 I/O引脚可具体分成三部分，分别为地址线，数据线和控制线。它们与2片电平转换芯片(74LVT245B) 入线 An(n=-)相连。其中地址线(P1.0P1.5)：共6根，用来寻址AD9852内部的寄存器。数据线(P3.0P3.7)：共8根，用来在单片机和AD9852之间进行并行数据传输。控制线：共8根，用来对AD9852进行控制，其中P1.6为写控制线，用来输出写信号，对AD9852

40、进行写操作；P1.7为I/O口更新线(I/O UD CLK)，当它被设为输出时，用来输出更新信号，因为写入的内容只是写到I/O缓冲区，并没有调入DDS内核使其按照这些参数运行，更新信号将AD9852寄存器内部的数据传到芯片的核心处理模块，实现信号频率合成。P2.0P2.5接拨码开关，用于完成频率控制字的选择，进而实现DDS输出频率的跳变。图4.2 单片机外围电路在图4.2中， AT89C51单片机的时钟信号电路通常有两种产生方式：一是内部时钟方式，二是外部时钟方式。外部时钟方式一般用于多片单片机同时工作，以便于各单片机同步，所以在这里采用内部时钟方式。该芯片内部有一个由高增益反相放大器构成的内

41、部振荡器，引脚XTAL1和XTAL2分别是该振荡器的输入端和输出端。在这两个引脚上外接石英晶体或陶瓷谐振器，组成并联谐振回路，便可产生内部时钟源。图中电容器C1、C2的作用是稳定频率和快速起振，对于它们虽然没有十分严格的要求，但电容容量的大小会轻微影响振荡频率的高低、振荡器工作的稳定性、起振的难易程度及温度稳定性，如果使用石英晶体，推荐电容使用，而如果使用陶瓷谐振器推荐电容选择。这里我采用频率为12的石英晶体（简称晶振），故采用外接电容。复位电路是使单片机处于某种确定的初始状态，当在AT89C51的RST引脚输入一个高电平并保持2个机器周期时，单片机内部就执行复位操作。此功能采用上电复位电路，

42、上该方式要求接通电源后，单片机自动实现复位操作。具体实现是在VCC与GND引脚之间接入RC电路。上电瞬间RST引脚的电位与VCC相同，随着电容C的充电，RST引脚的高电平将逐渐下降。RST引脚的高电平只要能保持2个机器周期，而刚好单片机就可以进行复位操作。该电路典型的电阻和电容参数为：晶振频率为12时，C为10，R为8.2；晶振频率为6时，C为22，R为1，本设计中采用12晶振。4.2 频率合成模块当控制模块将频率控制字、控制信号经电平转换电路送给DDS后，DDS将根据置入的工作参数工作于相应模式，实现输出所需频率的正弦波。 根据要求，本模块选用AD9852芯片。D9852的引脚说明AD985

43、2的引脚排列如图4.3所示：图4.3 AD9852引脚分布图各引脚说明见表4.2：表4.2 AD9852芯片引脚说明管脚号管脚名称功能描述18D7D0并行编程模式下的8位数据I/O口。1418A5A0并行编程模式下的6位并行地址口。其中，Pin17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用(2线模式)。9,10,23,24,25,73,74,79,80DVDD数字电路电源端，相对于数字地3.3V供电，3.135V3.465V可保证设计目标。11,12,26,27,28,72,75,76,77,78DGND数字地。31,32,37,38,

44、44,50,54,60,65AVDD 模拟电路电源端，相对于模拟地3.3V供电，3.135V3.465 V可保证设计目标。电路设计时，应加强DVDD和AVDD之间的去耦，以防噪声相互串扰。33,34,39,40,41,45,46,47,53,59,62,66,67AGND模拟地。13,35,57,58, 63NC内部无连接的引脚，布线时可以悬空。20I/O UD CLK频率更新端口。要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚下上加一持续至少8个系统时钟周期的高电平，这时DDS芯片按照所设置的方式运行。频率更新也可以设置成内部更新模式，这时DD

45、S按照UDC寄存器设置的值定时自动更新，同时输出持续8个系统时钟周期高电平的同步信号。21WRB/SCLK并行模式下的写控制端，与串行模式时钟信号输入端复用。22RDB/CSB并行模式下的读控制端，与串行模式片选端复用。29FSK/BPSK/HOLD多功能复用引脚FSK工作模式下，低电平选择频率F1，高电平选F2；BPSK模式时，低电平选相位1，高电平选相位2；Chirp模式时，高电平使DDS输出保持当前频率。30SHAPED KEYING高电平使DDS输出有一个调幅过程，若电路设计为低电平，DDS将没有输出。36VOUT高速比较器输出端。42VINP比较器正电压输入端。43VINN比较器负电

46、压输入端。48IOUT1余弦DAC单极电流输出端。49IOUT1B余弦DAC单极电流互补输出端。51IOUT2B控制DAC单极电流互补输出端。55DACBPDAC旁路电容连接端。从该端口串接一0.01电容到AVDD可以改变SFDR性能。56DAC RSETDAC满幅输出设置：RSET=39.9/IOUT。61PLL FILTER串接1.3电阻和一0.01到AVDD(Pin60)，构成参考源倍频PLL环路滤波器的零补偿网络。64DIFF CLK ENABLE差分时钟使能端，高电平有效。AD9852的时钟输入有两种方式：单端时钟信号输入或差分时钟的另一端入端。68REFCLKB差分时钟的互补输入端

47、。69REFCLK单端输入端。70S/P SELECT编程模式选择端。逻辑高选择并行模式。71MASTER RESETAD9852的复位端，持续10个系统时钟周期的高电平可以准确复位，内部寄存器的状态为缺省状态。D9852外围接口电路设计AD9852芯片外围电路如图4.4所示： 图4.4 AD9852外围接口电路在图中，AD9852的控制采用AT89C51单片机的并行通信方式。AD9852的串并行选择口S/P SELECT (70脚)，将它与数字电源端相连，即置高电平，使单片机以并行输入方式控制AD9852的运行，这样，6位地址线，8位双向数据线，读/写控制线组成并行方式下的I/O端口。由于采

48、用并行输入方式，且频率控制字为48位的二进制数，每次送8位数据，在WRB/SCLK(20脚)的控制下，并行写入数据到频率控制字寄存器，分6次送完。然后由单片机在AD9852的I/O UD CLK(20脚) 送入一个频率更新信号，即在此电路中对频率的更新采用外更新方式；将AD9852内部寄存器的IFH地址的INT/EXT Updat Clk位置“0”。在上述基础上，48位频率控制字被送入到AD9852的DDS核心运行，信号输出经过DAC转换器，以及低通滤波器后，输出所需频率的正弦波信号。该信号幅度小于1V。IOUT1(48脚)余弦DAC单极电流输出端，作为AD9852的信号输出端，接低通滤波器滤

49、除杂波，平滑信号。DACBP(55脚)用于连接两个DAC普通旁路电容，在它与AVDD之间接一个0.01电容可改善谐波失真。DAC RSET(56脚)为两个DAC设置最大电流输出的常用连接，RSET=39.9/IOUT，一般为8(5)到2(20)，在电路设计时选择RSET为4。PLLF IL(61脚)TER引脚用于连接参考时钟乘法器PLL滤波的外部零点校正网络，该校正网络由1.3电阻串连一个0.0 l的电容组成，另一边与AVDD (60引脚)相连(尽量靠近)。而本系统没有用到时钟乘法器，故此脚悬空。DIFF CLK ENABLE(64脚)为差分参考时钟输入使能引脚，此脚为高电平时，输入为差分时钟

50、信号，在此电路中将此引脚接AGND，表示采用单端时钟输入。REFCLKB(68脚)为反向差分时钟输入引脚，采用单端时钟模式时将此引脚接地。REFCLK(69脚)为单端时钟输入引脚，参考信号由30的有源晶振产生。MASTER RESET(70脚)复位端，持续10个系统时钟周期的高电平可以准确复位。DDS系统对外部时钟电路要求非常严格，频率稳定度低的时钟源产生的相位噪声将影响输出信号的频谱纯度。本课题要求输出最高频率为12，考虑到滤波器的非理想性，一般输出频率由公式给出。那么DDS的系统参考频率为： 为此时钟电路选用30的有源TCXO作为时钟发生器，产生的时钟信号输入到AD9852的REFCLK引

51、脚上，直接采用30MHz晶振不经过AD9852内部的时钟乘法器倍频，避免了高次谐波产生。AD9852在上电之后并不能立即工作，必须通过可靠复位之后才能有序的执行程序。复位电路的设计要实现的功能一是保证AD9852可靠复位，即在(71引脚) MASTER RESET 端送入一高电平且需保持10个时钟周期以上；二是要有一定的抗干扰能力。为了使AD9852可靠复位，必须保证10个时钟周期的高电平复位脉冲。因此，当时钟信号为30，时钟周期为33，10个系统时钟周期是330。根据公式T<RC可知，电阻与电容值的选择必须保证RC>330，因此当电阻选取47，电容最小值是7*10-6，这就足能够

52、保证AD9852的可靠复位。具体电路形式与图4.1单片机的复位电路相同。4.3电平转换模块AD9852是COMS工艺，供电电压是+3.3V，而AT89C51是+5V供电，所以存在TTL电路和COMS电路的电平转换问题。在本设计中采用PHILIPS公司的74LVT245B作为逻辑电平的转换器件。74LVT245B的引脚分布如图4.5所示，各引脚说明见表4.3。图4.5 74LVT245B的引脚分布表4.3 74LVT245B引脚说明管脚号管脚名称功能描述1DIR方向控制端29A0A7数据输入/输出端1118B0B7数据输入/输出端19使能端，底电平有效。10GND地20VCC电源电压，+3.3V

53、。当使能端为低电平时，74LVT245B芯片工作，同时DIR为高电平，A0A7作为TTL电路+5V输入端，B0B7接+3.3VCOMS电路等于A0A7；和DIR同时为低电平时，则B0B7为COMS电路+3.3V输入端，A0A7接+5V供电的TTL电路，输出等于B0B7，实现电平转换。其框图如图4.6所示：图4.6 电平转换框图4.4 低通滤波模块 对DAC输出的阶梯波中除主频外，还存在分布在，两边处的非谐波分量，幅值包络为辛格函数，因此为了取出主频，必须在DAC的输出端接入截止频率为的低通滤波器。在实际设计滤波器过程中，人们用一个可实现的衰减特性来逼近理想特性，根据不同的逼近准则，采用不同的衰

54、减特性，有不同的频响滤波器。低通滤波器的频率响应主要有三种：巴特沃兹滤波器，切比雪夫滤波器，椭圆函数滤波器。巴特沃兹低通滤波器的响应最为平坦，它的通带内没有波纹，趋向阻带时衰减单调增大。它的缺点是过渡带最宽，对于带外干扰信号的衰减作用最弱。切比雪夫滤波器在通带内衰减在零值和一个上限值之间做等起伏变化，阻带内衰减单调增大。如果系统对过渡带的要求不是很苛刻，而阻带内需滤除信号的位置很难预测的情况下，最好采用切比雪夫型滤波器。椭圆滤波器的衰减在通带和阻带内都等起伏变化。比较来看，就阻带衰减的陡度而言，以椭圆函数滤波器最好、切比雪夫型次之、巴特沃斯型最差。但就电路的复杂度来言，切比雪夫型和巴特沃斯型具有同样的结构，而椭圆函数滤波器稍显复杂。所以我选用切比雪夫滤波器进行设计。在滤波器的设计中，通常将低通原型滤波器的阻抗和频率作归一化处