MaxplusⅡ基本操作方法

1、附录:Max plus n基本操作方法图形输入法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知 识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、 硬件语言等新知识。MAX+plusll 提供了功能强大，直观便捷和操作灵活的原理图输入设计功能， 同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、 反向器、D触发器等）、宏功能元件（包含了几乎所有 74系列的器件），以及功 能强大，性能良好的类似于IP Core的巨功能块LPM库。但更为重要的是，MAX+plusll还提供了原理图输入多层次设计功能，使得用户能设计更大规模的 电路系统，以及

2、使用方便精度良好的时序仿真器。以传统的数字电路实验相比 为例，MAX+plusll提供原理图输入设计功能具有显著的优势：能进行任意层次的数字系统设计。传统的数字电路实验只能完成单一层 次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度 达0.1 ns，因此能发现一切对系统可能产生不良影响的竞争冒险现象；通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正； 能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件;通过编译和编程下载，能在FPGA或CPLDt对设计项目随时进行硬件测 试验证。如果使用FPGA和配

3、置编程方式，将不会有如何器件损坏和损耗；符合现代电子设计技术规范。传统的数字电路实验利用手工连线的方法 完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电 路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电 感和电容效应以及电磁兼容性等等十分重要的问题。以下将以一位全加器的设计为例详细介绍原理图输入设计方法，但应该更 多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本 （如VHDL文件）输入设计完全一致。1位全加器可以用两个半加器及一个或门连接而成，因此需要首先一个半加器的设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完

4、整步骤， 其主要流程与数字系统设计的一般流程基本一致。事实上，除了最初的输入方法稍有 不同外，应用VHD啲文本输入设计方法的流程也基本与此相同。步骤1 :为本项设计建立文件夹任何一项设计都是一项工程（Project ）,都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library ）。一般不同的设计项目最好放在不同的文件夹中，注意，一个设计项目可以包含多个设计文件，例如数字频率计。图A3-1 进入Max+plusll，建立一个新的设计文件5jnibdHdBr. and? 4-legiiafd Pbe4nlM!afiie!jef.知E

5、feSLitarjts；e f30demo«Jdef亠e 沁中虹sZWmZIib 中 im ft''jnfl；if4us2nHw21ibW #_e jnayplu22jn3w21rbniega_lpm 斗21 a-J 3 4 E fl Ira d d d3血曲由- d n h fl由此可输入所需的无件名 5OAHD2 C 2输入与门）、 DFF C D触发器）* GMD t 地线）、VCC. INPUT 输入引脚几OUTHfTC输出引脚几基本逻辑元件库，如与门、D触发器等宏功能元件库.如74161、7413S等S'liwabSr pmT. Ddi 舉总殲可设兆

6、ft幅托件W I SDLPM a&基本逻辑元件库中的元件图A3-2 元件输入选择窗假设本项设计的文件夹取名为MY_PRJCT在E盘中，路径为：E:MY_PRJCT 文件夹不能用中文。步骤2:输入设计项目和存盘1 、打开 Mux+plusll，选菜单 File T New（图 A3-1），在弹出的 File Type 窗中选原理图编辑输入项Graphic editor File，按OK后将打开原理图编辑窗。2 、在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗， 选择此窗中的输入元件项Enter Symbol,于是将跳出如图A3-2所示的输入元件 选择窗。3、用鼠标双击文件库

7、“Symbol Libraries ”中的e: 项,在Symbol Files窗中即可看到基本逻辑元件库 prim 以在Symbol Name窗中用键盘直接输入所需元件名，在按maxpl u2max2libprim中的所有元件，但也可0K键，即可将元件调入原理图编辑窗中。如为了设计半加器，分别调入元件and2、not、xnor、input 和out put （图A3-3）并连接好。然后用鼠标分别在inp ut和out put的P IN-NAME 上双击使其变黑色，再用键盘分别输入各引脚名：a、b、co和so。4 、点击选项 File T “ Save As ”，选出刚才为自己的工程建立的目录E

8、:MY_PRJCT，将已设计好的图文件取名为：h_adder.gdf （注意后缀是.gdf），并存在此目录内。图A3-3将所需元件全部调入原理图编辑窗注意，原理图的文件名可以用设计者认为合适的任何英文名（VHDL文本存盘名有特殊要求），如adder.gdf（加法器）等。还应注意，为了将文件存入自己 的E:MY_PRJC1T录中，必须在如图A3-4的Save as窗中双击MY_PRJCTT录，使 其打开，然后键入文件名，并按0K图A3-4 连接好原理图并存盘Flie -> creat default h_adder。注意：原理图画好后，可以建立成一个默认的逻辑符号， symbol,则可以将

9、用户刚刚设计的电路形成一个模块符号图A3-5将当前设计文件设置成工程文件步骤3:将设计项目设置成工程文件（PROJECT如果要对Projcet。为了使Max+plusll能对输入的设计项目按设计者的要求进行各项处理，必 须将设计文件，如半加器h_adder.gdf，设置成Project。如果设计项目由多个 设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成图A3-6选择最后实现本项设计的目标器件有两个途将设计项目（如h_adder.gdf ）设定为工程文件设置成 Project 径：1 、如图 A3-5，选择 Fi

10、le t Project t Set Project to Current File，即将当前设计文件设置成 Project。选择此项后可以看到图 A3-5所示的窗口左 上角显示出所设文件的路径。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！Project Name窗中找到E:MY_PRJCT目录，在其File 小窗中双 文件，此时即选定此文件为本次设计的工程文件（即顶层文件）步骤4:为了获得与 目标器件对应的， 精确的时序仿真文件， 件，在 Max+plusll选择目标器件并编译图A3-7 对工程文件进行编译、综合和适配等操作2 、如果设计文件未打开，可如图A3-5所示，选Fil

11、e t Project t Name， 然后在跳出的 击 adder.gdf 了。在对文件编译前必须选定最后实现本设计项目的目标器 环境中主要选 Altera公司的FPGA或CPLD。首先在Assign选项的下拉菜单中选择器件选择项 Device，其窗口如图 A3-6所示。此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，女口 EPM7128S对应的是MAX7000S系列；EPF10K10 对应的是FLEX10K系列等。为了选择EPF10K10LC84-4 器件，应将此栏下方 标有 Show only Fastest Speed Grades 的勾消去，

12、以便显示出所有速度 级别的器件。完成器件选择后，按 OK 键。最后启动编译器，首先选择左上角的 MAX+plusII 选项，在其下拉菜单中 选择编译器项 Compiler （图 A3-7 ），此编译器的功能包括网表文件提取、设 计文件排错、逻辑综合、逻辑分配、适配（结构综合） 、时序仿真文件提取和编 程下载文件装配等。点击 Start ，开始编译！如果发现有错，排除错误后再次编译。步骤 5：时序仿真 接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：1 、建立波形文件。按照以上“步骤 2 ”，为此设计建立一个波形测试文件。选择File 项及其New,再选择图A5-1右侧New窗中的 W

13、aveform Editer. 项，打开波形编辑窗。2 、输入信号节点。在图 A3-8 所示的波形编辑窗的上方选择 Node 项,在下拉菜单中选择输入信号节点项 Nodes from SNF。在弹出的窗口（图 A3-9 ） 中首先点击 List 键,这时左窗口将列出该项设计所以信号节点。 由于设计者有 时只需要观察其中部分信号的波形,因此要利用中间的“=>”键将需要观察的信号选到右栏中，然后点击OK键即可。图 A3-8 从 SNF 文件中输入设计文件的信号节点图 A3-9 列出并选择需要观察的信号节点图 A3-10 在 Options 选项中消去网格对齐 Snap to Grid 的选择

14、（消去勾）a 和 b 设定必要的测试电平之前， 如图 A3-10 所示， 在 Options 选项中消去网格对 消去勾），以便能够任意设置输入电平位置，或设3 、设置波形参量。图 A3-10 所示的波形编辑窗中已经调入了半加器的所 有节点信号，在为编辑窗的半加器输入信号 首先设定相关的仿真参数。齐 Snap to Grid 的选择 置输入时钟信号的周期。设定仿真时间宽度。选择 File 项及其如可选 34usEnd time34 微秒），4 、如图 A3-11 所示，选项，在 End time 选择窗中选择适当的仿真时间域， 以便有足够长的观察时间。如图 A3-125 、加上输入信号。现在可以

15、为输入信号 a 和 b 设定测试电平了。标出的那样，利用必要的功能键为 a和b加上适当的电平，以便仿真后能测试 so 和 co 输出信号。图 A3-11 设定仿真时间宽度图 A3-12 为输入信号设定必要的测试电平或数据图 A3-13 仿真波形文件存盘图 A3-14 运行仿真器图 A3-15 半加器 h_adder.gdf 的仿真波形6、波形文件存盘。选择 File 项及其 Save as 选项，按 OK 键即可。由于 图 A3-13 所示的存盘窗中的波形文件名是默认的 （这里是 h_adder.scf ），所 以直接存盘即可。7 、运行仿真器。选择 MAX+plusII 项及其中的仿真器 S

16、imulator 选项， 点击跳出的仿真器窗口（图 A3-15 ）中的 Start 键。图 5-15 是仿真运算完成 后的时序波形。注意，刚进入图 A3-15 的窗口时，应该将最下方的滑标拖向最 左侧，以便可观察到初始波形。8 、观察分析波形。通过分析，图 A3-15 显示的半加器的时序波形是正确 的。还可以进一步了解信号的延时情况。图 A3-15 右侧的竖线是测试参考线， 它上方标出的 991.ns 是此线所在的位置，它与鼠标箭头间的时间差显示在窗 口上方的 Interval 小窗中。由图可见输入与输出波形间有一个小的延时量。图 A3-16 打开延时时序分析窗图 5-17 半加器引脚锁定 为

17、了精确测量半加器输入与输出波形间的延时量， 可打开时序分析器， 方法是选择左上角的 MAX+plusII 项及其中的 Timing Analyzer 选项，点 击跳出的分析器窗口 （图 A3-16 ）中的 Start 键，延时信息即刻显示在图表中。 其中左排的列表是输入信号，上排列出输出信号，中间是对应的延时量，这个 延时量是精确针对 EPF10K10LC84-4 器件的。9 、包装元件入库。选择 File 项的“ Open ”选项，在“ Open ”窗中先点 击原理图编辑文件项 Graphic Editor Files，选择 h_adder.gdf ，重新打开半加器设计文件，然后如图 A3-

18、5 选择 File 中的 Create Default Symbol 项，此时即将当前文件变成了一个包装好的单一元件， 并被放置在工程 路径指定的目录中以备后用。步骤 6：引脚锁定如果以上的仿真测试正确无误，就应该将设计编程下载进选定的目标器件 中，如 EPF10K10 ，作进一步的硬件测试，以便最终了解设计项目的正确性。 这就必须根据评估板、开发电路系统或 EDA 实验板的要求对设计项目输入输出 引脚赋予确定的引脚，以便能够对其进行实测。这里假设根据实际需要，要将 半加器的 4 引脚 a、b 、co 和 so 分别与目标器件 EPF10K10 的第 5、6、17 和 18 脚相接，操作如下：

19、1 、选择 Assign 项及其中的引脚定位 PinLocationChip 选项，在跳 出的窗口（图 A3-17 ）中的 Node Name 栏中用键盘输入半加器的端口名， 如 a、 b 等。如果输入的端口名正确，在右侧的 Pin Type 栏将显示该信号的属性。图 A3-18 设置编程下载方式5、6、2 、在左侧的 Pin 一栏中，用键盘输入该信号对应的引脚编号，如17 等，然后按下面的 Add 键。如图 A3-17 所示分别将 4 个信号锁定在对应的 引脚上，按0K键后结束。3 、特别需要 注 意的是，在锁定 引脚 后必须再通过 MAX+plusII 的 Compiler 选项，对文件从

20、新进行编译一次，以便将引脚信息编如入下载文件 中。步骤 7：编程下载 首先将下载线把计算机的打印机口与目标板（如开发板或实验板）连接好，打开 电源：1 、下载方式设定。选择 MAX+plusII 项及其中的编程器 Programmer 选项，跳 出如图 A3-18 左侧所示的编程器窗口，然后选择 Options 项的 Hardware Setup 硬 件设置选项，其窗口如图 A3-18 左侧所示。在其下拉菜单中选 ByteBlaster（MV）编程方式。此编程方式对应计算机的并行口下载通道，“ MV'是混合电压的意思，主要指对ALTERA的各类芯核电压（如 5V、3.3V、2.5V 与

21、1.8V 等）的FPGA/CPLD都 能由此下载。此项设置只在初次装软件后第一次编程前进行，设置确定后就不必重复 此设置了。图A3-19 向EPF10K10下载配置文件2、下载。如图 A3-19,点击Con figure键，向EP F10K10F载配置文件，如果连 线无误，应出现图 A3-19 报告配置完成的信息提示。到此为止，完整的设计流程已经结束。VHDL文本输入的设计可参考这一流 程。图 A3-20 在顶层编辑窗中调出已设计好的半加器元件步骤 8：设计顶层文件 可以将前面的工作看成是完成了一个底层元件的设计和功能检测，并被包 装入库。现在利用已设计好的半加器，完成顶层项目全加器的设计，详

22、细步骤 可参考以上设计流程：1 、仿照前面的“步骤 2”，打开一个新的原理图编辑窗，然后在图 A3-20 所示的元件输入窗的本工程目录中找到已包装好的半加器元件 h_adder ，并将它 调入原理图编辑窗中。这时如果对编辑窗中的半加器元件 h_adder 双击，即刻 弹出此元件内部的原理图。如图 A3-20 所示。2 、完成全加器原理图设计（图 A3-21），并以文件名f_adder.gdf存在同 一目录中。cin 、将当前文件设置成 Project ，并选择目标器件为 EPF10K10LC84-4。 、编译此顶层文件 f_adder.gdf ，然后建立波形仿真文件。、对应 f_adder.g

23、df 的波形仿真文件如图 A3-22 所示，参考图中输入信号 bin 和 ain 输入信号电平的设置，启动仿真器 Simulator ，观察输出波形3的情况。6 、锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图A3-21 在顶层编辑窗中设计好全加器图A3-22 1位全加器的时序仿真波形设计流程归纳图A3-23所示的是利用MAX+plusll进行设计的一般流程，因此 对原理图输入设计和文本方式的硬件描述语言设计输入都能适用。图A3-23 MAX+plusll 般设计流程以上的“步骤8”是一个多层次设计示例，其设计流程与图A3-23所示的单一层次设计完全一样，此时低层次的设计项目只是高层项目（顶层设计）中 的某个或某些元件，而当前的顶层设计项目也可成为更高层设计中的一个元件。补充说明（便于以后扩展操作）为了使以上的各设计步骤表达得更为简洁和浅显易懂，一些需要详细说明的内容 未能提及，故在此作为补充说明详述如下：1 、图A3-7编译窗各功能项目块含义如下： Comp iler Netlist Extractor:编译器网表文件提取器，该功能块将输入的原