基于单片机的直接数字频率合成器的设计

1、基于单片机的直接数字频率合成器的设计频率合成技术迄今已经受了三代：挺直频率合成技术、锁相环频率合成技术、挺直数字式频率合成技术。挺直数字式频率合成(direct digital frequency synthesis，ddfs或dds)是第三代频率合成技术的标记，他的主要特点是计算机参加频率合成，既可以用软件来实现，也可以用硬件来实现，或二者结合。挺直数字式频率合成器的最大优点就是频率切换的速度极快(可达几微秒)，并且频率、相位和幅度都可控，输出频率稳定度可达系统时钟的稳定度量级，易于集成化，更主要的是因为计算机参加频率合成，故可充分发挥软件的作用。虽然现有的专用ddfs芯片的功能也比较多，但

2、控制方式却是固定的，因此不一定是我们所需要的。本文利用80c51、d/a转换器以及一些外围寄存器设计的挺直数字频率合成器，设计容易、频率控制灵便，具有良好的有用性，信号精度误差也在允许范围之内。2 ddfs的基本原理和总体框图ddfs基本上由5部分组成，1所示：频率码锁存器(fr)、相位累加器(pa)、rom(正弦表)、数/模变换器(d/a)、低通(lpf)，他们在时钟的统调下工作。首先，把一个单位幅度的正弦函数的相位在02弧度内分成尽可能小的等间隔点，若用a位二进制数表示，分成2a个间隔点，则最小相位间隔应是：算出相应相位点的单位正弦函数值，并用d位二进制数表示，写入有a位地址线、d位数据线

3、的rom中，构成一个所谓正弦表。合成频率的过程是控制转变相位增量(即相位跳过的最小相位间隔min的数目)，因为相位增量不同，在一个正弦周期内的取样点就不同，而取样是在系统时钟控制下举行的，即取样周期是一定的，这样，按照相位增量的累加和所对应的点(代表相位值)从rom中读出相应的函数值所形成的量化正弦波的周期也随相位增量的转变而转变，从而达到合成所需频率的目的。在图1中，相位累加器按照频率码锁存器中的频率码k每个时钟累加一次，其输出一方面(n位)回到加法器的另一个输入端作为下一次累加的被加数，另一方面(a位)作为rom的地址码对rom寻址，读出相应的正弦函数值(二进制代码)，经过数据缓冲器稳定之

4、后送到d/a变换器，得到一个幅值对应于pa输出相位点的正弦函数值。下一个时钟到来，累加器再增强一个k值，rom同样读出累加器输出的a位地址码所对应的正弦值，再送至d/a变换器。如此下去，相位累加器输出值是一个阶梯式的，相应地，d/a的输出是一个以正弦为包络的阶梯波。相位累加器的溢出正巧对应着阶梯正弦波的一个周期结束，再开头下一个周期。经的平滑滤波得到频率为f0的正弦波。因为时钟周期tc=(1/fc)是定值，而且是高稳定的，所以输出频率亦很稳定。频率辨别率为：输出频率为：式中n为相位累加器的位数，愚为频率码。假如n=a，设定的k就是每个时钟pa所跳过的最小相位间隔数。n的增强意味着频率辨别率的提

5、高，但是a的增强却意味着rom容量的增强，使设备复杂化，故普通na。本设计中的参数设置：n=12，a=10，d=8。3 系统主要功能模块的详细实现3.1 频率码锁存器(fr)、相位累加器(pa)2所示，频率码锁存器由2片8位d型锁存器74ls373构成，第片只用法d0d3，形成12位的频率码。相位累加器由3片4位全加器74ls283构成，形成12位的加法器。加法器的输出经过2片寄存器74ls273后一方面(12位)反馈到全加器的输入端作为被加数，另一方面(10位，舍弃低2位)作为地址码对rom寻址，而频率码锁存器输出的频率码k作为加数。此处寄存器74ls273主要起数据缓冲的作用，他们都是在时

6、钟升高沿工作。3.2 rom正弦表rom正弦表用单片机80c51内部的程序存储器来实现。因为相位累加器输出的地址a是10位，而每个正弦函数值用8位二进制数来表示，所以正弦表的容量是1 kb。80c51的片内程序存储器容量为4 kb，彻低足够，因此不用再扩充片外程序存储器了。用80c51的p3.1，p3.0以及p1.7p1.0作为10位地址的输人口，用查表程序按照地址读出相应的函数值，再由p0口输出，送至d/a转换。所谓查表法，就是预先将满足一定精度要求的表示变量与函数值之间关系的一张表求出，然后把这张表存于单片机的程序存储器中。这时自变量为单元地址，相应的函数值为该地址单元中的内容。在微机应用

7、系统中，普通用法的表均为线性表，他是一种最常用的数据结构，是n个数据元素a1，a2，an的集合，各元素之间具有线性的位置关系。每次查表时，首先将p3.1，p3.0以及p1.7p1.0，输入的10位地址存放在20h，21h两个单元中(高字节在20h)，他将作为查表时的地址偏移量(函数值存放在程序存储器的实际地址=表首地址+偏移量)。3.3 数/模转换器(d/a)数/模转换器0832输入数字量是8位，参考vref的工作范围是-10+10 v，通过他将外加高精度电压源与内部的网络相衔接。芯片内有一个8位输入寄存器和一个8位dac寄存器，形成两级缓冲结构。这样可使dac转换输出前一个数据的同时，将下一

8、个数据传送到8位输入寄存器，以提高数/模转换的速度。dac0832与80c51的接口电路3所示，80c51的p0口挺直与dac0832的数字输入di7di0相接，80c51的wr与dac0832的wr1相接，p2.7与片选端cs衔接，芯片采纳的是单缓冲方式。这时芯片的地址为7fffh。3.4 系统时钟的产生系统时钟可利用80c51的定时/计数器产生。时钟频率要按照最高输出频率确定，普通fc4f0max，而低通滤波器的截止频率为最高输出频率。本设计中时钟频率要求为50 khz，则要用定时器输出周期为20s方波。选用定时/计数器t0，工作于方式0，输出为p2.0引脚。20s的方波可由间隔10 s的

9、凹凸电平相间而成，因而只要每隔10s对p2.0取反一次。因为试验用80c51的时钟频率为12 mhz，因此计数初值：4 软件设计4.1 rom查表程序5 结 语经过观看可以看到清楚的正弦波形，通过计算机转变频率码k，可以得到不同频率的波形，且输出频率随频率控制字的增大而增大。但输出频率超过13 khz时，输出波形显然失真，这主要由d/a转换、低通滤波等部分产生的杂散所致。因为ddfs采纳全数字结构，不行避开地引入了杂散。其来源主要有3个：相位累加器相位舍位误差造成的杂散，幅度量化误差(由存储器有限字长引起)造成的杂散和dac非抱负特性造成的杂散。本文的设计是以产生正弦波为例，事实上只要在ddfs的波形存储器存放不同的波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩