基于FPGA的高精度信号源的设计

1、基于fpga的高精度信号源的设计 引言 近年来信息技术飞快进展，使得各领域对信号源的要求不断提高，不但要求其频率稳定度和精确度高，频率转变便利，而且还要求可以产生随意波形，输出不同幅度的信号等。ddfs技术是自上世纪70年月浮现的一种新型的挺直频率合成技术。ddfs技术是在信号的采样定理的基础上提出来的，从“相位”的概念动身，举行频率合成，不但可利用晶体振荡的高频率稳定度、高精确度，且频率转变便利，转换速度快，便于产生随意波形等，因此，ddfs技术是目前高精密度信号源的核心技术。1 ddfs技术原理及相关参数计算ddfs技术的原理：将对正弦信号(或其他信号)的采样量化数据存入rom存储器中，在

2、时钟的控制下，依次或隔一定步进读取rom中的数据，再通过d/a转换芯片转换成模拟信号，进一步经后级的低通、功率放大等来实现频率合成。其主要的组成部分包括相位累加器、数据存储rom表、d/a转换、及功率放大电路等。按照ddfs原理，ddfs主要参数包括正弦信号的采样点数n，最高输出频率fomax，最低输出频率fomin及频率辨别率fo等。本设计要产生1 hz10 mhz范围内，步进为1 hz的正弦信号，参数计算如下：1)输出频率通式fo，n为采样点个数，s为步进长度。2)输出最高频率fomax;按照奈奎斯特采样定理，1个周期起码采样两个点才干保证原信号的频率信息。而实现工程应用中一个周期起码采样

3、16个点或更多点，以保证输出信号的质量。输出最高频率要达10 mhz，所需的系统时钟信号频率fc为160 mhz。因为本文用法的外接晶振为50 mhz，则必需用法cycloneii系列自带的数字锁相环(pll)对输入时钟举行倍频，以达到所需的时钟频率160 mhz。可取3倍频到150 mhz。此时系统输出的最高频率为：fomax=150 mhz/16=9.375 mhz。虽然通过提高锁相环的倍频数，可进一步提高工作频率，从而可以产生更高的输出信号频率，但因为在举行ddfs模块设计时，其所能工作的最高频率将制约着倍频数。3)输出最低频率fomin要做到fc/n=1 hz，则n=2n=150m，n

4、=log2(150 m)=27.16=28。即rom中的采样数据为150m点，对应的寻址rom的地址位数据长度为28位。4)频率辨别率fo fo=fc/2n，已知rom的地址位起码为28位，本设计中取32位，这样所得的fomin及fo为150m/232=0.03492 hz。5)rom数据1/4周期压缩 rom的寻址地址位长度为32位，即所需的rom单元数将为232个。但rom中并不需要存储这么多数据点，由于数据重复量十分大，只需存入一定量的点即可。本设计中，按照正弦信号周期内的数据特点，对周期正弦信号的(0，/2)区间举行1 024点的采样，举行12位的量化并存入rom。这相当于对(0，2)

5、区间举行了4 096个点的采样，rom数据量压缩为1/4。此时，相位累加器输出地址位相应修改为30位。这样以来，在举行数据输出时，对(，2)区间的数据要做取补的运算。由于在这个区间上正弦信号数据为负值。6)rom地址位长度 通过数据压缩，rom的地址只需10位，此时，只需要对相位累加器的30位地址位输出值，取高10位用于rom寻址即可。7)步进位长度 步进最大应为232/24=228，即为28位的二进制数。2 ddfs的fpga实现本设计中ddfs模块的设计原理图1所示。主要包括地址发生单元(相位累加器)、rom存储单元、补码转换电路及一些数据延时单元组成。工作每一个部分均采纳语言举行描述并生

6、成模块以便在顶层文件中举行调用。图1 ddfs的fpga实现1)相位累加器(地址发生单元) 设计思路为按照输入的step值，计算出1/4周期采样的点数m，然后在时钟作用下举行计数，当计数值达m个时，解释一个象限内已经取完点，此时象限控制字自加1，计数变量重新置零，此时依次产生了如下(0，step，(m-1)step)的30位二进制地址。截取此地址位的高10位即可用于对rom空间的寻址。按照正弦信号的特点，下一象限产生的地址应当为：(m-1)step，(m-2)ste-p，0)，依此类推。且象限控制字自加。2)rom存储单元 rom存储单元的数据可以通过matlab举行计算获得，并将其存储为dd

7、s_sin.mif。也可采纳其他高级语言来获得rom存储数据。3)补码转换电路 (0，)数据挺直输出，(，2)象限的数据应进补码运算。对此补码电路稍作修改，即可同时输出相位正巧相反的两路正弦信号。4)数据延时单元 为了使地址单元输出的象限控制字等与异步rom协作工作，应对相应的数据举行延时，以保证输出数据的正确。本设计中对相位控制字延了一个时钟周期。3 ddfs设计模块性能及所占资源分析1)ddfs模块时序分析 首先应该分析ddfs模块的最大时钟频率fmax，由于它打算着系统能否工作在150 mhz或更高的时钟频率。通过qu-artusii6.0自带的timing analyzer tools

8、时序分析，本设计中的ddfs模块的fmax=179.18 mhz，高于150 mhz。故本设计理论上可输出的正弦信号的最高频率可达11.198 mhz。2)ddfs模块资源分析 本设计用法的是fpga为ahem公司的cyclone系列芯片ep2c5q208c8，所设计的ddfs模块所占片上资源规律单元仅为2%，所占的数据存储空间为12 288 bits，约占总的数据存储空间119 808 bits的10%。可见，通过对rom存储表举行数据后，ddfs模块所占片存储资源较少。因此，fpga上rom资源允许调用若干ddfs模块来完成各种功能模块，如2-psk、2-fsk、2-ask等数字调制。4

9、系统性能与测试以ddfs模块为基础，本设计实现了两组反相的正弦信号、余弦信号、三角波信号、锯齿波、2-psk、2-fsk、2-ask等数字调制信号、扫频及随意次波形输出等功能。在本设计中，仿真主要通过ii6.0自带的simulator tool来举行数据仿真。从仿真图上可验证该设计的正确性。同时，通过qu-artusii6.0自带的signal tap规律分析仪来举行规律功能的硬件验证。1)基本正弦信号输出 在本设计中同时产生两组信号，一组为正弦信号，另一组与之反相。图2是步进长度设定为(50 000 000)10时的正弦信号signal tap ii采样图，其频率分离为fo=582.076

10、6 khz。此时输出信号为可产生的最高频率。从所获得的输出信号的波形上看，频率较低时，曲线稳定且光洁;频率较高时，波形失真也并不大，可以通过后级滤波网络举行波形的进一步平滑。且频率稳定度相当高。图2 s= (50 000 000)10时的正弦信号signal tap ii采样图在外部时钟50 mhz的频率下，可以获得的最高频率约为3.125 mhz，最低频率及频率步进可以低至11.64 mhz。当对外部时钟信号倍频至150 mhz后，最高输出频率可以达到9.375 mhz，最低频率及频率步进可以低至34.925 mhz。进一步提高频率及模块性能，能获得更大频率范围的信号。另外，从图中可以看出，

11、事实上地址输出信号是一组频率为正弦信号频率两倍的三角波信号。可见，在产生正弦信号输出的同时，还可以产生一组2倍频的三角波输出信号，只需取地址位的高12位作为输出即可。2)2-ask、2-fsk、2-psk数字调制信号 要产生2-ask、2-fsk、2-psk等数字调制信号比较简单。只需将数字基带信号在其传输时钟信号的作用下，逐位输入模块，用基带数字信号的1和0来挑选不同幅度、频率或相位的正弦信号输出即可。2-ask信号：用3.125 mhz的信号表示数字信号的1，用输出幅度为0表示数字信号的0。2-fsk信号：用3.125 mhz的信号表示数字信号的0，用582.077 khz的信号表示数字信

12、号的1，3所示。图3 2-fsk信号字调制信号2-psk信号：用初始相位为0的正弦信号的1，用初始相位为180°的信号表示数字信号的0。4所示。图4 2-psk信号字调制信号3)扫频功能 扫频功能的实现是通过转变步进来实现的。每产生一个周期的正弦信号以后，将步进递加，为便于观测，设计中设置s初始值为(50 000 000)10，步进递增幅度为(10000000)10，实现了扫频功能，扫频起始频率为582.077 khz。扫频步进约11*15 khz，扫频信号5所示，同时可以提供各频率信号的同步信息。只要转变步进初始值及递增幅度即可完成更宽扫频范围及扫频步进更佳的扫频信号。实际上，fm信号也可以通过对输出信号的步进的控制来加以实现。图5 扫频信号5 硬件电路的实现设计的终于目的是为了用硬件实现电路，因此，还要设计输入步进设置及模式挑选的键盘模块、频率设置数据显示模块等vhdl程序模块;后级的低通滤波网络，功率放大电路等等。完成这些工作，即可完成一个完整的ddfs信号源的设计与制作。6 结束语本文的创新点为对ddfs设计举行优化，充分利用cyclone ii系列fpga的