VHDL2008年答案

1、姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 )密封线线_ _ 诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 数字系统设计 试卷注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在试卷上(或答题纸上)； 3考试形式：开（闭）卷； 4. 本试卷共 大题，满分100分，考试时间120分钟。题 号一二三四五总分得 分评卷人一选择题(每小题2分，共16分)1. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是(C )A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑

2、器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是(D )A. if clkevent and clk =1 then .;B. if falling_edge(clk) then .;C. if clkevent and clk =0 then .;D. if clkstable and not clk =1 then .;3. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是(A )A. PROCESS为一无限循环语句

3、；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动；.B. 敏感信号参数表中，应列出进程中使用的所有输入信号；C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D. 当前进程中声明的信号也可用于其他进程4. 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：(C )A. 原理图/HDL文本输入适配综合时序仿真编程下载功能仿真硬件测试B. 原理图/HDL文本输入功能仿真综合时序仿真编程下载适配硬件测试；C. 原理图/HDL文本输入功能仿真综合适配时序仿真编程下载硬件测试D. 原理图/HDL文本输入适配时序仿真编程下载功能仿真综合硬件测试。5. 关于综合

4、，从输入设计文件到产生编程文件的顺序正确的是：(B)A逻辑综合 高层次综合 物理综合；B. 高层次综合 逻辑综合 物理综合；C. 物理综合 逻辑综合 高层次综合；D. 高层次综合 逻辑综合 时序综合；6. 进程中的信号赋值语句，其信号更新是(C )A. 按顺序完成；B. 比变量更快完成；C. 在进程的挂起时完成；D. 都不对。7. 下列不属于VHDL基本程序结构是（ A） ACONFIGURATION定义区 BARCHITECTURE定义区 CUSE定义区 DENTITY定义区8.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_（C）。A.原理图输入设计方法直观便捷，但

5、不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。二简答题（22分）1. 简述利用EDA技术设计数字系统的特点。1)用软件的方式设计硬件；2)用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成；3)采用自顶向下的设计方法；4)设计过程中可用有关软件进行各种仿真；5)系统可现场编程，在线升级；6)整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。2. 什么是信号建立时间?（2分）什么是信号保持时间？（2分）建立时间是指在触发器的时钟信号上升沿到来以前，数据稳

6、定不变的时间。保持时间是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。3. 仿真分为哪几个层次的仿真？（3分）1)电路级仿真；2)逻辑仿真；3)开关级仿真；4)算法仿真4. 实验中，对某程序进行编译时出现错误提示：“VHDL Design File “aaa.vhd” must contain an entity of the same name.”（4分）这是什么原因？如何修改？产生这个错误的原因是ENTITY的名字与VHDL文件名字不一样。只需要把ENTITY的名字改为“aaa”或者把“aaa.vhd”改成ENTITY的名字就可以了。5.实验中，如果编译时出现“Cant open

7、 VHDL “WORK” ”这样的错误提示。这又是什么原因，如何修改？（4分）出现这个错误的原因是把VHD文件直接放在了硬盘根目录下，只需要建立一个文件夹就可以解决。6.用图示法描述一般时序系统的模型，并作简要说明。（3分）组合逻辑电 路存储器输入现态输出次态时序电路的一般模型，由组合逻辑电路具有记忆功能的存储器组成。系统的当前状态保存在存储器或寄存器中，组合逻辑也可以分为次态产生逻辑与输出逻辑两部分。系统的次态由系统的当前状态与输入有关，同样地，系统的输出也是由存储器的状态与输入信号一起决定的。三根据下述VHDL程序段，画出相应的逻辑示意图,并加以简单说明（共10分，每题5分）。1、Proc

8、ess(clk)Begin If (clk =1) then Q=data; End if;End process; 这是一个D触发器。2、ENTITY example IS PORT ( a, b , c, g1, g2a, g2b: IN std_logic; y: OUT std_logic_vector (7 DOWNTO 0) );END ENTITY;ARCHITECTURE behav OF example ISSIGNAL indata : std_logic_vector(2 DOWNTO 0);BEGIN indata y y y y y y y y y=XXXXXXXX;

9、 END CASE; ELSE y=11111111; END IF; END PROCESS;END behav;这是一个三八线译码器。a y0b y1c y2 y3 y4g1 y5g2a y6g2b y7四综合题 (52分)1. 根据原理图写出相应的VHDL程序：（10分）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY problem4 ISPORT(DIN,CLK:IN std_logic; QOUT:OUT std_logic);END problem4;ARCHITECTURE behave OF problem4 ISSIGNAL Q

10、:std_logic;BEGINDFF:PROCESS(CLK)BEGINIF (CLKevent AND CLK=1) THEN Q=DIN;END IF;END PROCESS;LATCH:PROCESS(Q,CLK)BEGINIF (CLK=1) THEN QOUT=NOT Q;END IF;END PROCESS;END behave;2. 有一个传输门，根据下述赋值语句和给定的波形，画出对应Z1,Z2，Z3和Z4的波形图。（4分）（1）Z1=Vi ，惯性延时时间为4ns （2）Z2 =Vi after 4 ns，惯性延时时间为4ns（3）Z3 = TRANSPORT Vi AFTER

11、 3 ns ，惯性延时时间为4ns（4）Z4=Vi，传输门的Tr=4ns,Tf=2ns3. 根据ASM图画出时序图。（4分） 4.下面的ASM图含有多少个状态单元，用虚线框加以表示（2分）。并用双进程状态机描述，请在空白处填入合适语句, 使程序完整正确。（8分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture asm of traffic is type state

12、 is (G,R); signal present_state,next_state:state; Begin seq: process(reset, clk) begin if (reset=1) then present_state=G; elsif (clkevent and clk=1) then present_state=next_state; end if; end process; com: process （present_state, car, timed) begin start_timer major_green=1; minor_green=0; if (car=1)

13、 then start_timer=1; next_state=R; else next_state major_green=0;minor_green=1;if (timed=1) then next_state=G;else next_state=R;end if ; end case; end process ;End asm;5. 下图所示电路是某数字系统的控制器。其中Z是系统数据处理器的状态信号；C1和C2是控制器输出的控作信号。试画出该控制器的ASM图。（10分）C1=Q2Q1C2=Q2Q1ZQ1n+1=ZC1=ZQ2Q1Q2n+1=C1=Q2Q1现态次态Q2Q1ZQ2n+1Q1n

14、+1000100011110000101001100011100ASM图如下：10C2C1Z0011016. 试编程实现以下功能。（14分）如下图所示，某数字系统有三条输入线分别为CLK、CONTROL和DATA。有一条输出应答线READY和8位输出总线Z。从DATA数据线上输入的是8位串行数据。串行输入数据从低位到高位依次输入。当系统准备接受新的数据时READY信号置1，并监视输入信号CONTROL。当CONTROL线在连续二个时钟周期为1时，系统将READY信号恢复为0。随后的8个时钟由DATA线依次输入8位数据。之后一个时钟，再次将READY 信号置1，并将8为数据并行输出到数据总线Z。

15、 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY problem6 ISPORT(DATA,CONTROL,CLK:IN STD_LOGIC;Z:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);READY:OUT STD_LOGIC);END problem6;ARCHITECTURE behav OF problem6 ISBEGINPROCESS(CLK,CONTROL,DATA)VARIABLE CNT:INTEGER RANGE 0 TO 9:=0;VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000000;BEGINIF (CLKEVENT AND CLK=1) THENIF CNT=10 THENZ=TMP;CNT:=0;READY=2 THENT