一位二进制全减器设计

1、学生姓名：学号：6100208089专业班级：电子 081实验类型： 验证 口综合设计 口创新实验日期：2010-10-14 实验成绩：实验一 1 位二进制全减器设计一、实验目的1） 熟悉实验设备和软件，掌握 Quartus II 的 VHDL 文本设计及原理图设 计全过程；2） 熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；二、实验内容与要求1） 完成一位二进制全减器的设计，用 LED 显示输出结果；2） 用分层设计的方法设计，顶层为全减器（文本输入法），底层为半减器（原理图输入法）和逻辑门组成；3） 自行完成设计与仿真、波形分析、下载与硬件测试等全过程，验证设 计是否正确；三

2、、设计思路/原理图首先根据一位二进制半减器运行原理，列出半减器真值表（如图一所示）.并由真值表设计出半减器原理图（如图二），根据全减器真值表（图三）可用两 个半减器和一个或门组成一位二进制全减器。absoco0000 I01111010 :1100图一半减器真值表南昌大学实验报告图二半减器原理图abccoutsub0000000111010110111010001101001100011111图三全减器真值表图四 由半减器组成的全减器原理图四、实验程序（顶层程序参考 EDA 教材 88 页一位二进制全加器顶层文本设计）底层（原理图输入） 半加器连接图：A XOf、?arpraxx FL顶层(文

3、本输入)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_m ISPORT (ai n,b in ,ci n :INSTD_LOGIC; cout,sub:OUTSTD_LOGIC);END ENTITY f_m;ARCHITECTURE one OF f_m ISCOMPONENT h m-1 位二进制全减器顶层描述-定义 f_m 实体-描述结构体-定义 h m 各引脚定义或门:Eh Quaikuif 11 一 E;/-*?习- r_ -IUEZB.Ldr*lE&li- E.-lj 1 Vi i* broj tct PLOctsELO

4、f：lools lindwPORT ( a,b : IN STD_LOGIC ; co,so : OUT STD_LOGIC) ;END COMPONENT ;COMPONENT or2aPORT (a,b : IN STD_LOGIC; c : OUTSTD_LOGIC) ;END COMPONENT ;SIGNAL d,e,f : STD_LOGIC ; BEGINu1 : h_m PORT MAP (a=ain, b=bin,co=d, so=e) ;u2 : h_m PORT MAP (a=e, b=cin, co=f, so=sub);u3 : or2a PORT MAP (a=d,

5、 b=f, c=cout);END ARCHITECTURE one ;-结束结构体描述五、实验步骤1.建立工作库文件夹和编辑设计文件1)在 D 盘新建立一个文件夹命名为 f_m，选择 ACEX1K 芯片，保存 下面的工程文件；2)打开 quartus II，选择菜单 FilefNew Block diagram/schematic file，点击 OK 输入半减器原理图，保存为 h_m.bdf 并选择菜单 filefcreate/updatefcreate VHDL component declaration files for current file2.选择菜单 File New Blo

6、ck diagram/schematic file ，点击 OK 定义 或门，保存为 or2a.bdf 并选择菜单 filefcreate/updatefcreate VHDL componentdeclaration files for current file3.选择菜单 File NewVHDLfile，点击 OK 后在打开的界面下输入已设 计的程序，保存为 f_m.vhd；4.对 f_m.vhd 进行编译5.创建仿真文件 f_m.vwf, 将所有引脚拉入仿真文件，设定 end time 以及 ain ，bin ， cin 输入值，进行仿真6.选择 assignments pins 设置

7、各引脚，并编译；7.下载程序，验证实验结果；六、仿真波形分析下图为实验所得的波形图：-定义 or2a 各引脚- 定义信号 d,e,f 的类型-描述底层各元件的连接对实验所得的波形图作如上标记，可以得到下表:区间ainbincincoutsubLED6LED5a-b00000灭灭b-c00111亮亮c-d01011亮亮d-e01110亮灭e-f10001灭亮f-g10100灭灭g-h11000灭灭h-i11111亮亮数码管 LED6、LED5 分别显示 cout 和 sub 的值，亮为 1 灭为 0。cin 为下一位 借位情况，cout 为本位输出，sub 为向上借位的值，由上表可知，仿真结果与

8、理 论值（全减器真值表）一致，故仿真成功。由仿真波形图可知，cout、sub 在实际仿真中存在延迟和毛刺的现象，但并不影响仿真的结果。七、硬件测试引脚锁定：ain 锁定为 53，bin 锁定为 54，cin 锁定为 55，cout 锁定为 207, sub锁定为 204输出结果由 LED 灯显示，灯亮为“1”灯灭为“ 0”根据全减器真值表依 次输入ain、bin、cin 的值“ 000”“111”，通过硬件测试，LED 灯显示结果与全减器真值表中 cout、sub 的值相符，硬件测试成功。八、实验小结对 VHDL 语言还不太熟悉，在底层原理图设计中误将或非门当做或门使用导致仿真结果失败，其次对于软件的不熟悉导致整个实验操作进行缓慢，下载时由于仪器问