通信集成电路芯片物理设计难点及解决方案

1、通信集成电路芯片物理设计难点及解决方案随着工艺的不断进展和通信技术的不断提高，以超大规模、高集成度和复杂性为特征的通信芯片物理设计，相比于一般的消费类产品芯片，在超深亚微米工艺下濒临着更为严重的挑战：一、工艺特征尺寸的不断缩小、电源的不断降低、电源噪声对芯片性能的影响日益凸显，已成为超大规模通信集成物理设计中一个不行忽略的问题；二、随着工艺技术的长进，高速通信集成电路芯片的时序对于芯片创造过程中产生的偏差越来越敏感，精确的电路模型及精确的时序分析办法成为制约通信集成电路芯片能否实现迅速时序收敛的关键；三、通信集成电路芯片通常需要支持各种高速接口电路的应用，从而造就了独特的时钟树拓扑结构网状时钟

2、树，而通信芯片固有的超大规模的特性越发重了这种复杂高速时钟树优化的难度；四、随着通信技术的飞快进展、数据传输速度和容量的不断提高、信道噪声对信号质量的影响越来越大，高速串并/并串转换器（highspeedserdes，hss）的抗噪性、传输信道数量及其建模的精确度成为影响通信系统设计的重要因素。本文针对这些通信芯片的物理设计难点，较为具体地介绍了ibm相应的解决计划。2 物理设计难点分析及解决计划针对超深亚微米工艺下超大规模通信集成电路所濒临的物理设计难点，ibm提出了相应的解决计划，详细介绍如下。2.1 电源噪声分析目前通信集成电路的规模不断增大、工艺特征尺寸不断减小，芯片的功耗不断增强而电

3、源电压则不断降低，电源噪声已成为超大规模集成电路设计中一个不行忽略的问题。因为大规模通信集成电路芯片通常带有各种复杂的高速接口，并在囫囵产品的工作过程中要求有很高的牢靠性，因此芯片的电源设计起着至关重要的作用。为了保证芯片的电源完整性，在芯片的设计流程中必需对io的同步开关噪声ssn（simultaneousswitchnoise）、芯片上的动态电源噪声、静态压降、esd（electro-staticdischarge）静电庇护以及电迁移em（electromigration）举行有效的检查和签收。ibm在举行超大规模集成电路的设计过程中，有一套完整的流程对电源噪声举行分析（图1），能够在芯片

4、的布局阶段尽早发觉和解决芯片布局与电源设计上存在的问题，从而削减了设计反复的时光。电源噪声检查在芯片设计过程中是一个重要的签收环节，完整的设计和分析流程保证了ibm能够提供高质量的专用集成电路芯片。图1 电源噪声分析流程ibm的电源噪声分析流程贯通了囫囵芯片设计过程，其中包含了两个噪声评审会议和一系列分析工具。在每个项目开头布局之前，噪声分析小组会和项目的物理设计工程师一起召开pint(post-idrnoiseteamreview)会议，对芯片的设计规格举行审查，找出设计中可能存在的风险，提出在芯片布局时需要注重的事项，让物理设计工程师在布局前对囫囵芯片的电源噪声状况有所了解，尽量避开因为电

5、源噪声无法满足而反复修改布局。在芯片布局阶段，负责电源噪声分析的工程师会紧跟布局的变幻，利用ibm的gpm（genericpackagemodel）和alsim（austinsimulator）系列工具准时评估芯片的电源噪声。gpm是一个可以迅速分析io同步开关噪声的建模和分析工具。gpm针对芯片中包含io的局部区域建立hse模型，其中包含通用的封装rlc模型，芯片上的电源分配网络，io驱动器模型和模拟普通规律电路翻转的等效模型。因为gpm分析不需要成熟的芯片布局，建模和仿真速度快，因此可以尽早分析io对电源噪声的影响，为芯片的io布局提供迅速的参考，评估io所需的电源滤波计划，避开在设计中形

6、成电源噪声的热点。一旦芯片布局确定，gpm模型可以代表实际芯片的io翻转状况，该模型可以交付客户，让客户联合系统的板级模型举行芯片、封装和的信号完整性分析和时序分析。分析的结果可以协助客户在芯片设计早期评估系统的性能，同步地举行pcb的设计，确定越发合理的芯片时序约束。alsim_ta（transientanalysis）是一个高效的全芯片动态电源噪声仿真分析工具。仿真过程中用法了芯片的封装模型，片上电源网络模型和代表各种规律电路翻转的波形。通过alsim_ta仿真可以得到囫囵芯片电源噪声峰峰值，动态压降等信息在芯片上的分布状况，并以二维图形直观地显示，2所示。alsim_ta的结果可以直观地

7、评估芯片的布局和电源滤波计划对电源噪声的影响。图2 alsim_ta仿真结果按照早期的alsim_ta和gpm分析结果，物理设计工程师可以尽早优化芯片布局，通过增强噪声源和噪声敏感的器件之间的距离，增强片上去耦等方式获得较好的噪声性能。在芯片布局终于确定之前，噪声分析小组会和物理设计工程师召开ntfr（noiseteamfloorplanreview）会议，再次对芯片的布局和电源滤波计划举行评审，对高速接口的相关问题举行研究，检查芯片是否可以满足电源噪声签收的标准并提出建议和进一步的分析、优化计划。除了利用gpm和alsim_ta对电源动态噪声举行分析，ibm还用法alsim_etir对全芯片

8、的静态电源压降举行分析。在每个设计阶段，alsim_etir会提取每个电路上的压降并反标到时序分析工具中从而得到更真切的静态时序分析结果。在每个设计的签收阶段，alsim_pga和alsim_esd是对em和esd举行检查和签收的工具，而gpm则是动态电源噪声的签收工具。通过在每个设计阶段对芯片的电源噪声举行完备的检查，ibm可以设计出具有高牢靠性的大规模通信集成电路芯片，保证一次设计胜利率。2.2 统计静态时序分析（ssta）随着工艺技术的长进，芯片创造过程中产生的偏差成为影响芯片性能的重要因素，必需在芯片设计的阶段就考虑这个问题。传统的静态时序分析（statictiminganalysis

9、,sta）办法，建立在以工艺角为基础的器件时序模型上。然而随着工艺技术的长进，反映偏差的参数快速增强，不仅包括晶片内或晶片间的偏差，还包括各种片上偏差（on-chipvariation,ocv），例如芯片不同位置上沟道长度、阈值电压、金属层厚度等，这导致工艺角的数目和时序分析的时光呈指数增长。除此之外，sta的另一大缺陷是预测的时序过于悲观，由于器件工作在每个参数的最坏状况下的机率是很低的，这导致设计的时序过于保守，从而增强了设计难度和时光。因此，我们需要建立一个更完备的模型以反映各种工艺偏差对时序的影响，并在有限的时光内，更精确地举行时序分析。ibm很早就开头对统计静态时序分析办法（stat

10、isticalstatictiminganalysis,ssta）举行讨论，并已取代sta应用于65nm、45nm工艺中。ssta是利用统计的方式去描述创造工艺中的偏差，采纳的模型描述的是各个偏差的概率分布曲线。下面我们举例解释ssta与sta的不同。3所示，寄存器a和寄存器b的时钟端接在同一个门控时钟源，但分离在m5和m6金属层上布线。传统的sta没有考虑不同金属层之间因为cmp工艺造成的偏差，因此假设两条路径工作在相同的工艺角下，导致实际的时钟偏移（skew）大于估量的结果，电路可能无法正常工作。图4描述了m5和m6金属层阻抗偏差的分布，实际电路可能工作在囫囵坐标平面内的随意一个点。pri

11、metime中通过引入比例因子（deratingfactor）来解决类似的工艺偏差，两个参数的偏差遵循线性关系，所笼罩的范围为图4中条状区域，比例因子的值打算了所笼罩区域的大小。ssta是基于各个偏差的概率分布曲线，得到联合概率分布曲线，采纳3分析办法，笼罩区域所占比例高达98.9%。图3 金属层创造偏差引起的时钟偏移图4 不同时序分析办法对工艺偏差的笼罩率ssta不以slack作为时序检查的依据，而是预测电路性能对工艺偏差的敏感程度，作为评价设计牢靠性的指标。ssta可以分析出芯片上每个部分能工作在多高的时钟频率下，并为测试计划的设计提供依据。ssta的基础是建立牢靠的模型来反映工艺偏差的概

12、率分布，ibm已经将ssta应用于自主研发的时序分析工具einstimer中，并从65nm工艺开头，作为sign-off的须要条件。同时，ibm还将ssta的理念应用于布局布线，信号完整性分析等工具中，从统计学的角度对电路举行优化，使设计更符合dfm的要求。2.3 时钟树优化通信集成电路通常需要支持各种应用，如hss、sram、ddr、tcam等；而这些接口电路普通都工作在不同的时钟域下。为了实现各接口电路之间高速的数据传输，往往需要一些计算/控制规律电路能够可配置地工作在不同的时钟域。这样就形成了通信领域集成电路芯片独特的时钟树拓扑结构网状时钟树。5所示，多个异步时钟源从pll、hss或者i

13、o引入芯片内部，经过几级选通器或分频器，终于到达每个时序器件的时钟端。时钟结构相同的一组规律电路，可以在不同的时段采纳不同的时钟频率；而时钟结构不同的规律电路，经过配置，可以工作在同一时钟域下，举行同步信号传输，满足特别的通信需求。因此，在建立和优化时钟树时，需要对芯片上各个时钟的到达时光举行一个整体的约束，使可能工作在同一时钟域下的规律电路的时钟信号到达时光尽量保持全都，从而保证时序电路正常工作。图5 网状时钟树结构ibm常用的时钟树优化机制主要由描述时钟树结构的cdoc（clockdesigneroptimizationcontrolfile）文件和时钟树优化工具bco两部分组成。基本工作

14、原理为：首先通过cdoc文件确定需要优化的时钟树cdoc文件描述了各条时钟树的起始点和一个停止点，从起始点开头向后追溯，直到全部分支都碰到停止点为止；其间穿过的结构，就是需要优化的时钟树；然后bco按照cdoc文件所描述的时钟树结构，按前后挨次依次优化在优化每一条时钟树段落时，bco会根据由叶至根的挨次，插入一系列缓冲器或者反向器，使得各个叶节点的时钟到达时光偏差和囫囵时钟树延迟都尽量小，bco还会对时钟树穿过的组合规律结构举行复制，放在各个叶节点附近，从而满足优化前后规律功能的全都性。针对通信芯片相对复杂的时钟树结构，bco在原有机制的基础上提供了一种逐级优化时钟树的办法：6所示，首先将囫囵

15、时钟网络以选通器或分频器为节点分段，根据时钟信号的流向，逼近时钟源的为父时钟树，反之为子时钟树。然后从最末端的子时钟树开头举行优化，并将优化后的延时信息标志在子时钟树的根节点上；优化父时钟树时，按照其全部子时钟树的延迟信息，采纳时钟偏差技术（plannedskewscheduling），使得其下全部时序器件（包括它的子时钟树）的时钟信号到达时光相同；以此向前递归，直到时钟源；从而实现了囫囵时钟网络优化。图6 网状时钟树优化办法2.4 hss随着信息技术的飞快进展，特殊是通信要求的飞快提高，大容量、高速度的业务需求成为了通信系统设计的关键考虑因素。在这种背景下，serdes（串并/并串转换器）应

16、运而生，并凭借其抗噪性强、传输信道数量少等优点，越来越显示出替代高速并行接口电路的趋势。然而随着数据传输速度和容量的不断提高，信道噪声对信号质量的影响也越来越大，而且不同的业务需求也需要有多种的serdes举行支持。如何挑选一款能够充分满足业务要求的serdes是大容量通信系统设计中的难点。针对这种需求，ibm提供了多种型号的hss（highspeedserdes），能够充分满足客户需求。hss提供了一种可以在多种条件下运行的高速串并转换接口，它保证了发送端数据的低噪声并且能够按照接收数据提取时钟。hss支持包括从130nm到45nm的半导体工艺，可以达到最高14gb的数据吞吐率。hss由接收

17、数据、发送数据和内建pll三大部分组成，支持双工和单工等多种工作模式。hss支持多种应用环境，包括电缆衔接、扩展衔接单元接口（xaui）、infiniband协议、串行ata接口、串行衔接scsi接口、光纤互联、sonet以及背板（backplane）应用等。出于削减功耗的考虑，hss支持多种低功耗模式，全部的数据通道可以被关闭，内建pll也可以被关闭。通过关闭不需要的通道和pll，可以节约大部分的动态功耗。另外支持输出端信号强度调整等多种低功耗挑选。针对越来越复杂的信道环境，为了满足高速大容量业务的需要，ibm为hss提供了完备而精确的仿真和模拟环境，能够得到精确的hss配置结果从而得到最佳的信号质量。客户通过提取s-parameter，采纳ibm提供的hsscdr工具或者采纳业界通用的ami模型，以比hspice高数十倍的仿真速度，得到最佳的hss配置，调整发送和接受端的内建有限冲激响应（fir），协作眼图（eye-diagram）举行信号质量检测，得到包括频谱分析在内的多种图表，从而有效地辅助客户设计，如下图所示。图7 hsscdr眼图分析暗示图3 小结本文针对超深亚微米工艺下通信集成电路芯片物理设计