哈理工数字逻辑实验指导书

1、数 字 电 路 及 逻 辑实 验 指 导 书计算机学院实验中心目 录第一章 实验平台简介11 LP-2900逻辑设计实验平台12 逻辑门第二章 PLD开发软件QUARTUSII的使用指导2 1 基于QuartusII的设计输入22 基于QuartusII的平面编辑23 基于QuartusII的模拟仿真24 基于QuartusII的编程下载2. 5 QuartusII具体操作示意图第三章 数字电路及逻辑实验31 一位半加器设计32 译码器的设计33 数据比较器的设计34 同步计数器的设计35 分频（除频）器的设计36 移位寄存器的设计37 数字显示电路的设计第一章 实验平台简介11 LP-290

2、0逻辑设计实验平台LP-2990逻辑设计实验平台由CPLD晶片板、I/O元件实验板、PC下载界面电路和电源四部分组成。1CPLD晶片板在CPLD晶片板上，有一片Altera 10K系列晶片，Altera EPF10K10TC144-4 CPLD,该晶片提供不断重新下载新电路的弹性与便利。2I/O元件实验板 在I/O元件实验板上，有12种I/O元件：4组红绿黄LED；6个共阴极七段显示器；一个蜂鸣器；两个电子骰子；一个时序电路；3组8位开关；4个脉冲按键；一个4x3键盘；一块8x8点矩阵LED显示器；一个液晶显示器；A/D与D/A电路组件；8051单片机模组。这些I/O元件，提供了调试逻辑电路必

3、要的环境。为了便于实验，给出LP-2900的部分I/O元件的脚位：4组红绿黄LED代号L1L2L3L4L5L6L7L8装置红LED黄LED绿LED红LED黄LED绿LED红LED黄LED脚位Pin7Pin8Pin9Pin10Pin11Pin12Pin13Pin14 代号L9L10L11L12 LED_COM装置绿LED红LED黄LED绿LED LED1-LED12的共阴点脚位Pin17Pin18Pin19Pin20Pin141 6个共阴极七段显示器代号abcdefgdp脚位Pin23Pin26Pin27Pin28Pin29Pin30Pin31Pin32 代号DE1DE2DE3脚位Pin33Pi

4、n36Pin37DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0- - -Y5为C1- - -C6，C1- - -C6分别为6个显示器阴极共点端。 4x3键盘代号DE1DE2DE3RK1RK2RK3脚位Pin33Pin36Pin37Pin42Pin43Pin44 RK1 RK2 RK3 为键盘列输出。 DE1、DE2、DE3为译码器（74LS138）的输入端，译码器（74LS138）输出端Y0- - -Y3为C1- - -C4，C1- - -C4分别为键盘的扫描输出。 3组8位开关代号Sw1Sw2Sw3Sw4Sw5Sw6Sw7Sw8脚位Pin47Pi

5、n48Pin49Pin51Pin59Pin60Pin62Pin63代号Sw9Sw10Sw11Sw12Sw13Sw14Sw15Sw16脚位Pin64Pin65Pin67Pin68Pin69Pin70Pin72Pin73 代号Sw17Sw18Sw19Sw20Sw21Sw22Sw23Sw24脚位Pin78Pin79Pin80Pin81Pin82Pin83Pin86Pin87 蜂鸣器 代号 Sp1脚位Pin46时序电路 代号 SOC脚位Pin55(10MHZ)3PC下载界面电路 PC与LP2900的通信电路。12 逻辑门为了便于在图形方式下选取逻辑器件和在文本方式下使用门原语设计逻辑电路，下面给出部分

6、逻辑门符号以供使用。（1）图形方式逻辑门名称and2 两输入端与门 andi i输入端与门or2 两输入端或门 (i = 2 8)nand2 两输入端与非门nor2 两输入端或非门not 非门xor 异或门xnor 同或门tri 三态门 （2）门原语设计使用逻辑符号and 与 如:一位半加器nand 与非 module fadd(s,c,a,b);/端口列表or 或 input a,b; /输入nor 或非 output s,c; /输出not 非 xor (s,a,b); /s=a异或bxor 异或 and (c,a,b); /c=a与bxnor 同或 andmodule 第二章 Quart

7、us II使用2.1 基于QuartusII的设计输入1. 点击桌面图标QuartusII或开始菜单程序的Altera程序项。2电路输入（图形方式）（1） 新建工程：File>New Project Wizard。在E盘创建工程。（2） 新建文件：File>New>Design Files>Block Diagram/schematic,出现图形编辑窗口。（3） 电路输入：在图形编辑窗口点击鼠标右键>Insert>Symbol>输入电路符号。（4） 电路连接：使用窗口左侧的绘图工具连接电路。（5） 管角命名：鼠标移动到管角名称处>双击鼠标>

8、输入管角名。（6） 保存文件名：File>Save As。生成的文件扩展名为.bdf，并自动添加到工程。（7） 编译工程：Progressing>Start Compilation。或者在工具栏中选项编译工具按钮。 3文本输入（文本方式）（1） 新建工程：File>New Project Wizard。（2） 新建文件：File>New>Design Files>Verilog HDL Filles,出现文本编辑窗口。编写Verilog程序。（3） 保存文件名：File>Save As。生成的文件扩展名为.v，并自动添加到工程。（4） 编译工程：Pro

9、gressing>Start Compilation。或者在工具栏中选项编译工具按钮。2.2 基于QuartusII的平面编辑（1） 设备选择：Assignments>device。Device family: FLEX10K Available devices:EPF10K10TC144-4 （2） 平面规划：Assignments>Pins。出现图形界面，对管脚进行编辑，在Location中输入管脚分配号，同时可以在上面的芯片上看到引脚锁定。 （3）编译工程：Progressing>Start Compilation。或者在工具栏中选项编译工具按钮。2.3 基于Qu

10、artusII的模拟仿真 仿真可以分为功能仿真和时序仿真（*功能仿真需用工具生成功能仿真网表文件）。 功能仿真生成网表文件方法： 菜单ProcessingGenerate Functional Simulation Netlist。 仿真步骤如下：（1） 在工具栏中选择Settings>Simulator Settings>Simulation mode，设置仿真方式为功能仿真或时序仿真。（2） 创建波形文件：File>New>Vector Waveform File。（3） 选择仿真节点：View>Node Finder。添加波形文件的引脚。（4） 设置仿真时间

11、: Edit>End time :1us Grid Size:100us（5） 设置波形或数据：利用窗口左侧图标进行设置。（6） 存储波形文件：File>Save As。（7） 波形模拟仿真：Progressing>Start Simulation。或点击工具栏中仿真图标。2.4 基于QuartusII的编程下载（1） 编程下载： Tools> Programmer>Configure (hardtype : ByteBlaster MV)。（2） 功能调试：在LP-CPLD2900数字实验平台上验证电路功能。2.5 QuartusII具体操作示意图在Quartu

12、sII中通过原理图的方法，使用与门和异或门实现半加器。第1步：打开QuartusII软件。双击桌面 图标，运行QuartusII9.0软件。第2步：新建一个空项目。 选择菜单File->New Project Wizard，进入新建项目向导。如下图所示，填入项目的名称“hadder”，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。注意：所有的名称和路径均不能包含空格和汉字。 第3步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，如果没有文件需要添加进项目，则直接点击Next按钮既可。 第4步：选择CPLD/FPGA器件，如下图所示，选择芯片系列

13、为“FLEX10K”，型号为“EPF10K10TC144-4”。 第5步：向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。到此即完成了一个项目的新建工作。 第6步：新建一个图形文件。选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。将该图形文件另存为hadder.bdf。图形编辑窗口如下图所示，窗口左边是图形编辑工具条。 第7步：在图形编辑窗口的空白处双击，打开符号库窗口，如左下图所示。展开符号库“c:/./libraries/”，可以看到有三个类别，分别是“megafunctions”表示具有宏功能的符号，“

14、others”主要是一些常用的集成电路符号，“primitives”主要是一些基本门电路符号、引脚和接地、电源符号等。窗口中的“name”框可快速检索到需要的符号，例如当输入型号“7408”，符号库立刻找到相应集成电路的符号，如右下图所示。 第8步：选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。再用同样的方法，在“name”框中输入“xor”即可找到异或门的符号；如下图所示。第9步：在图形编辑窗口中分别放置与门“7408”和异或门“xor”，如下图所示。第10步：再次打开符号，在“name”栏中输入“input”，符号库自动在库中找到输入“inp

15、ut”符号（如左下图所示），并选中“Repeat-insert mode”点击OK按钮，可反复在编辑窗口中放入输入符号，直单击右键取消放置为止。由于输入信号一共有2个，所以需要放入2个输入符号，并将2个输入符号命名为a和b。用同样的方法放置2个输出“output”符号，并分别命名为s、cout。再选择工具栏中的 按钮，将各符号连接起来，结果如右下图所示。 第11步：保存图形文件，进行语法检查和编译。 通过快捷按钮 ，对上面的代码进行语法检查和综合，同时在信息（Messages）窗口中显示检查结果，如程序中有错误，也将指出错误的地方以便修正。如果没有错误，则使用快捷按钮进行编译。编译结束后会自动

16、打开一个编译报告（Compilation Report）窗口，如图所示。 第12步：仿真。在开发板上实现该电路之前，可以先在Quartus软件中对电路进行功能仿真，以测试电路逻辑的正确性。在仿真之前，先要建立一个矢量波形文件，包含输入信号的波形，并指定需要观察的输出信号。执行File->New命令，选择“Other Files”选项页中Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口，如下图所示。 第13步：另存矢量波形文件为hadder.vwf。执行Edit->Insert Node or Bus命令，将需要仿真的输入和输出节点加入到波形中来。其窗

17、口如下图所示。可以在Name框中直接输入节点的名称，也可点击Node Finder按钮，打开节点搜索窗口，如下图所示。在Filter下拉框中选择所要寻找的节点类型，这里选择“Pins：all”，点击List按钮，在Nodes Found框中列出所有的引脚。 第14步：选择所有引脚，单击 按钮，将所有引脚添加到Selected Nodes框中，再按OK按钮返回波形编辑器窗口，如下图所示。选择波形工具栏中的 按钮，在波形图上左击或右击分别进行波形的放大和缩小。 第15步：编辑a和b的输入波形，再由仿真器输出y的波形。首先选中需要编辑的波形区间，再选择波形工具栏中的 按钮，对选中区间进行置1或0。最

18、后的输入波形如下图所示，保存矢量波形文件。 第16步：功能仿真。 选择Processing->Simulator Tool，窗口如下图所示。选择仿真模式（Simulator mode）为“Functional”，并选择hadder.vwf文件作为仿真输入（Simulation input）波形文件。点击Generate Functional Simulation Netlist按钮，生成仿真网表。然后点击Start按钮，开始仿真。在仿真完成后，点击Report按钮即可观看仿真的结果，如下图所示。从波形可以看出，程序的逻辑功能与半加器相符。 第17步：引脚分配。 通常，如果用户不对引脚进行

19、分配，Quartus软件会自动随机为设计分配引脚，这一般无法满足需求。在开发板上，FPGA与外部器件的连接是确定的，其连接关系可参看附录。如果选择数码开关SW0和SW1分别代表输入信号a和b、LED15和LED16代表输出信号s和cout，则通过附录查表可知它们分别对应CPLD的引脚PIN_39、PIN_38、PIN_15和PIN_16。 选择Assignments->Pins命令，打开引脚规划器（Pin Planner），如下图所示。接着双击信号a的Location栏，在下拉框中选择PIN_39，其他信号通过相同的办法进行分配。 第18步：在仿真正确，并锁定自定引脚后，通过按钮 对项目

20、再次编译。 第19步：时序仿真。 时序仿真不仅可以仿真其逻辑功能是否正确，同时可以仿真出信号之间的时间延迟。时序仿真又称后仿真，通常是在编译完成后进行。再次选择Processing->Simulator Tool，并将仿真模式设为“Timing”，然后点击Start按钮。最后点击Report按钮查看仿真结果，结果如下图。与功能仿真结果图相比较，可以看出时序仿真的输出带有一定的延迟。 第20步：程序下载。 1)用USB连接线连接DE2和电脑，选择Tools->Programmer命令，打开配置窗口，如下图所示。 2)图中第一列显示“No Hardware”，说明未指定硬件设备，单击H

21、ardware Setup按钮，打开硬件设置窗口，如下图所示。双击列表框中的USB-Blaster，然后点击Close按钮，完成硬件设置。 3)从下图可以看出，硬件已经设置完成，而且待配置的文件也已经在文件列表中。然后选中Program/Config选项，单击Start按钮，开始编程。编程结束后，即可在开发板上验证。 实验一 一位二进制半加器的设计一、实验目的 1、了解并掌握QuartusII软件的使用方法。 2、 掌握使用基本门电路设计半加器并利用QuartusII软件仿真及下载。二、实验内容将两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。三、设计方法1、 利用真值表法，写出

22、最简与或逻辑表达式 s = ab+ab=ab c =ab输入变量a b输出变量s c0 00 11 0 1 10 01 01 00 1逻辑符号名：xor-异或门 ; and2-两输入与门 2、 根据最简逻辑表达式，实现逻辑电路 3、 启动QUARTUSII设计软件，画图、检查、编辑及下载调试详细操作见实验指导书对应章节。4、 利用Verilog HDL描述半加器 module Fadd(a,b,s,c,ledcom); / 端口变量声明input a,b; / 端口I/O定义output s,c,ledcom;wire a,b,s,c;assign ledccom=1; / 变量赋植assig

23、n s=!a&&b|a&&!b;assign c=a&&b;endmodule三、设计部分(学生自己做)用门电路实现两个二进数相加并求出和的组合线路全加器。以下是全加器的真值表：A B Cin S Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1S=ABCinCi=(AB) Cin+AB 实验二 译码器的设计一、实验目的 1、掌握译码器的逻辑功能及应用； 2、学会利用VerilogHDL设计译码器。二、实验原理译码器是一个多输入、多

24、输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态。它能将n个输入变量变换成2的n次方个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。译码器在数字有广泛的用途，如代码变换、数据分配、存储器寻址、组合控制信号等。三、实验设备 计算机，力浦LP-2900逻辑设计实验平台四、实验内容试设计一个具有使能端的2:4译码器，要求使能输入端g = 0时，允许对输入的二进制代码进行译码，对应的输出端输出0，其它输出端输出均为1。当使能输入端g = 1时，禁止对输入的二进制代码进行译码，译码器的输出y0、y1、y2、y3均为1。1、利用图形方式设计译码器的逻辑电路图，先仿真观察波

25、形图；然后进行平面编辑下载到实验台观察实验现象。2、利用VerilogHDL编写程序设计译码器。五、实验设计方法1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式 使能控制 G输入端A1 A0输 出 端Y3 Y2 Y1 Y0 1 0 0 0 0X X0 00 11 01 11 1 1 11 1 1 01 1 0 11 0 1 10 1 1 1 y0=ga1a0; y1=ga1a0 ; y2=ga1 a0; y3=ga1 a0;y0=(ga1a0);y1=(ga1a0);y2=(ga1 a0);y3=(ga1 a0);逻辑符号名：nand3-三输入与非门 ; not-非门。 2、根据最

26、简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路 3、存储检查、仿真4、存储检查、平面编辑及下载调试5、用三目条件运算符描述 module decoder (g,a1,a0,y3,y2,y1,y0,ledcom) ;input a1,a0,g ;output y3,y2,y1,y0 ;output ledcom ;assign ledcom=1 ;assign y0=(!g&&!a1&&!a0)?0 :1 ; / 信号=条件？表达式1：表达式2；assign y1=(!g&&!a1&&a0)?0 :1 ; assign

27、y2=(!g&&a1&&!a0)?0 :1 ;assign y3=(!g&&a1&&a0)?0 :1 ;endmodule 六、发挥部分试用Verilog HDL case语句描述上述逻辑功能（考核点）module decoder (g,a,y,ledcom) ;input g;input 1:0a ;output3:0 y;output ledcom ;reg3:0 y;assign ledcom=1 ;always (a or g )begin if(g) y=4b1111; else case (a) 2b00:y=4b11

28、10; 2b01:y=4b1101; 2b10:y=4b1011; 2b11:y=4b0111; endcaseendendmodule实验三 数据比较器的设计一、实验目的 1、掌握一位数据比较器与两位数据比较器的组合逻辑电路分析及应用 2、学会利用VerilogHDL设计数据比较器二、实验原理 在数字系统中，经常需要比较两个数的大小，用来完成两个数码比较的数字逻辑电路称为数据比较器。 原理：如果两位A1A0和B1B0的高位不相等，则高位比较结果就是两数比较结果，与低位无关。这时，由于中间函数(A1=B1)=0，使与门G1、G2、G3均封锁，而或门都打开，低位比较结果不能影响或门，高位比较结果

29、则从或门直接输出。如果高位相等，即(A1=B1)=1，使与门G1、G2、G3均打开，同时由(A1>B1)=0和(A1<B1)=0作用，或门也打开，低位的比较结果直接送达输出端，即低位的比较结果决定两数的大、小或者相等。三、实验设备 计算机，力浦LP-2900逻辑设计实验平台四、实验内容 1、设计一个一位数据比较器。1位数值比较器是多位比较器的基础。当A和B都是1位数时，它们只能取0或1两种值，由此可写出1位 数值比较器的真值表，如表所示。1位数值比较器的真值表比较输入比较输出A Bg s e 0 0 0 1 1 0 1 10 0 10 1 01 0 00 0 1 由真值表得到如下逻

30、辑表达式：FA>B=AB FAB=ABFAB=AB2、利用一位比较器的结果，设计一个两位数据比较器，当a1a0>b1b0时g=1, 当a1a0<b1b0时s=1，当a1a0=b1b0时e=1。建立真值表，利用公式法或卡诺图法写出逻辑表达式 比较输入 a1 b1 a0 b0 比较输出 g s e a1 > b1 X a1 < b1 X a1 = b1 a0 > b0 a1 = b1 a0 < b0 a1 = b1 a0 = b0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 注： X 表示任意植g = a1b1 + (a1b1+a1b1)a

31、0b0 = a1b1+ (a1b1)a0b0s = a1b1 + (a1b1+a1b1)a0b0 = a1b1 + (a1b1)a0b0e = (a1b1+a1b1) (a0b0+a0b0) = (a1b1) (a0b0) 符号名：xnor-同或门；xor-异或门；and2-与门；or2-或门；not-非门。 2、根据最简逻辑表达式，用QUARTUSII图形输入法，画出逻辑电路 3、存储检查、平面编辑及下载调试通过上面设计可以看出比较器电路是较复杂的，当两个数的位数越大电路就越发复杂。因此用硬件描述语言设计比较器就越发显示出优势。 4、用Veri HDL if-else条件语句描述module

32、 comp(a,b,g,s,e,ledcom);input 1:0a,b; output g,s,e;output ledcom; reg g,s,e;assign ledcom=1; always (a or b)begin if(a>b) begin g=1;s=0;e=0;end else if(a<b) begin s=1;g=0;e=0;end else begin e=1;g=0;s=0;end endendmodule5、试用Verillog HDL三目条件运算符描述（考核点）module comp(a,b,g,s,e,ledcom); input 1:0a,b ;

33、output g,s,e; output ledcom ; wire 1:0a,b; assign ledcom=1 ; ; assign g = (a>b)?1:0 ; assign s = (a<b)?1:0 ; assign e = (a= =b)?1:0; endmodule 实验四 分频器（除频器）的设计一、实验目的 1、掌握分频器的组合逻辑电路分析及应用 2、学会利用VerilogHDL设计分频器二、实验原理工作原理：在数字电路中，分频器用于较高频率的时钟进行分频操作，得到较低频率的信号，工作原理是计数。一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对F

34、PGA的系统时钟（频率较高）进行分频。 比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时， 由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。 分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。 在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。 三、实验内容利用例化器件7474，试设计一个5分频器（对主频率除5）。注：7474：双D型正沿触发器（带预置和清除端） 引出端符号 ：1CP、2CP 时

35、钟输入端1D、2D 数据输入端1Q、2Q、1、2输出端CLR1、CLR2 直接复位端（低电平有效） PR1、PR2 直接置位端（低电平有效）1、写出5分频器（对主频率除5）状态转移表 主频clk触发器现态q2 q1 q0触发器次态q2+1 q1+1 q0+1分频输出 f 0 0 00 0 1 10 0 1 0 1 0 10 1 0 0 1 1 00 1 1 1 0 0 01 0 0 0 0 0 02、根据状态转移表写出输出方程和激励方程并化简（包含无关项） f = m(0,1)=q2q1d2= m(3)+ (5,6,7)=q1q0 d1= m(1,2)+ (5,6,7)=q1q0+q1q0=(

36、q1q0) d0= m(0,2)=q2q03、启动MAX+PLUS2设计软件，调出例化器件7474及所需逻辑门，根据输出方程和激励方程连接电路。存储检查、编辑、波形仿真。clk=1/T=1/0.0000002s=500khz f=clk/5=100khz4、硬件语言描述用Verlog HDL描述（占空比可设置的除5分频器） module div5 (clk , reset , f) ; input clk , reset ; output f ; reg q2 , q1 , q0，f ; always (posedge clk) beginif (!reset) begin q2,q1,q0&

37、lt;=0 ; f<=0 ; endelse begin case (q2,q1,q0) 0 : begin q2,q1,q0<=1 ; f<=1;end 1 : begin q2,q1,q0<=2 ; f<=1;end2 : begin q2,q1,q0<=3 ; f<=0;end3 : begin q2,q1,q0<=4 ; f<=0;end4 : begin q2,q1,q0<=0 ; f<=0;enddefault: begin q2,q1,q0<=0 ; f<=0 ; end endcaseendenden

38、dmodule 用Verlog HDL描述(2+2*N的分频器) module divfx(clk,reset,fx,ledcom);input clk,reset;output fx , ledcom;reg 24:0n;reg fx;assign ledcom=1;always (posedge clk)begin if(!reset) begin n<=0;fx<=0;end else if(n= =3) /(n= =N) N为整数 begin fx<=!fx;n<=0;end else begin n<=n+1;endendendmodule5、试用Ver

39、log HDL设计能对主频进行2、4、8、16分频的时序电路。（考核点）实验五 同步计数器的设计一、实验目的1、掌握同步计数器的组合逻辑电路分析及应用2、学会利用VerilogHDL设计同步计数器 二、实验原理 工作原理：计数器的功能是记忆脉冲的个数，它所记忆脉冲的最大数目称为该计数器的模。计数器可分为同步计数器（又称并行计数器）和异步计数器（又称串行计数器）。构成计数器的核心元件是触发器。同步计数器特点是各触发器的CP端连在一起，既受同一个脉冲信号控制。三、实验内容 试设计一个三位二进制加1同步计数器（模=8），其步骤如下： 1、根据逻辑要求写出计数器的状态转移表计数脉冲 cp触发器现态q2

40、 q1 q0触发器次态q2+1 q1+1 q0+1输出 z0 0 0 0 0 1 00 0 1 0 1 0 00 1 0 0 1 1 00 1 1 1 0 0 01 0 0 1 0 1 01 0 1 1 1 0 01 1 0 1 1 1 01 1 1 0 0 0 12、根据状态转移表写出输出方程和激励方程dz = q2q1q0 ；d2 = m(3,4,5,6)= q2q1q0 + q2q1+q2q0； d1=m (1,2,5,6)=q1q0; d0= m (0,2,4,6)=q03、在MAX+PLUSII图形编辑窗口，调出7474正边沿触发的双D触发器元件及所需的逻辑门，然后根据输出方程和激励方程连接电路，检查与编辑、平面配置、编辑、波形仿真或下载调试z (7) q2(8) q1(9) q0(10) reset(47) cp(48) ledcom(141) 5、 Verlog HDL描述(1) V