EDA技术使用教程vhdl第四版课后答案―潘松版

1、第一章1- 1 EDA技术与ASIC设计和FPGA开发有什么关系？ P34答：利用EDA技术进行电子系统设计的最后目标是完成专用集 成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器 件。FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIG FPGA 和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片 上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。1- 2与软件描述语言相比，VHDL有什么特点？ P6答：编译器将软件程序翻译成基于某种特定 CPU的机器代码， 这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结 构，更不能改变

2、CPU勺硬件结构，只能被动地为其特定的硬件电路 结构所利用。综合器将VHDI程序转化的目标是底层的电路结构网表 文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何 特定硬件环境；具有相对独立性。综合器在将 VHDL硬件描述语言） 表达的电路功能转化成具体的电路结构网表过程中，具有明显的能 动性和创造性,它不是机械的一一对应式的“翻译”，而是根据设计 库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电 路结构的设计。1- 3什么是综合？有哪些类型？综合在电子设计自动化中的地位是 什么？ P5什么是综合？答：在电子设计领域中综合的概念可以表示为： 将用行为和功能层次表达的电子系

3、统转换为低层次的便于具体实现 的模块组合装配的过程。有哪些类型?答：（1）从自然语言转换到VHDL语言算法表示， 即自然语言综合。（2）从算法表示转换到寄存器传输级 （RegisterTransport Level ， RTL）,即从行为域到结构域的综合， 即行为综合。（3）从RTL级表示转换到逻辑门（包括触发器）的表示， 即逻辑综合。（4）从逻辑门表示转换到版图表示（ASIC设计），或转 换到FPGA勺配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么 ？答：是核心地位（见 图1-3 ）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与

4、最终实现设计电路硬件特征相关的 工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库 和约束条件信息，将VHDI程序转化成电路实现的相关信息。1- 4在EDA技术中，自顶向下的设计方法的重要意义是什么?P710答：在EDA技术应用中，自顶向下的设计方法，就是在整个设 计流程中各设计环节逐步求精的过程。1- 5 IP在EDA技术的应用和发展中的意义是什么？ P1112 答：IP核具有规范的接口协议，良好的可移植与可测试性，为 系统开发提供了可靠的保证。第二章2- 1 叙述 EDA 的 FPGA/CPLD 设计流稈。P1316答：1.设计输入（原理图/HDL文本编辑）;2.综合;3.适配;4

5、. 时序仿真与功能仿真；5.编程下载；6.硬件测试。2- 2 IP是什么？IP与EDA技术的关系是什么？ P2426IP是什么？答：IP是知识产权核或知识产权模块，用于 ASIC 或FPGA/CPL中的预先设计好的电路功能模块。IP与EDA技术的关系是什么？答：IP在EDA技术开发中具有 十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP:软 IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体 电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的 形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以 网表文件的形式提交客户使用。硬IP提供设计的最终阶段产

6、品：掩 模。2- 3叙述ASIC的设计方法。P1819答：ASIC设计方法，按版图结构及制造方法分有半定制 (Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩 短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实 现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件 法。2- 4 FPGA/CPLD在ASIC设计中有什么用途？ P16,18答：FPGA/CPLD在ASIC设计中，属于可编程 ASIC的逻辑器 件；使设计效率大为提高，上市的时间大为缩

7、短。2- 5简述在基于FPGA/CPLD的EDA设计流程中所涉及的 EDA 工具，及其在整个流程中的作用。P1923答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具 有：设计输入编辑器(作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）;HDL综合器（作用：HDL综合器根据工艺库和约束条件信 息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的 信息，并在数字电路设计技术、化简优化算法以及计算机软件等复 杂结体进行优化处理）；仿真器（作用:行为模型的表达、电子系统 的建模、逻辑电路的验证及门级系统的测试）;适配器（作

8、用:完成 目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息 下载到对应的实际器件，实现硬件设计）。第三章3- 1 OLMC （输出逻辑宏单元）有何功能?说明GAL是怎样实现可 编程组合电路与时序电路的。P3436OLMC有何功能？答：OLMCI元设有多种组态：可配置成专用 组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出 双向口等。说明GAL是怎样实现可编程组合电路与时序电路的 ？答：GAL （通用阵列逻辑器件）是通过对其中的 OLMC （输出逻辑宏单元） 的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现 组合电路与时序电路设计的。3- 2什么是基于乘积项的可

9、编程逻辑结构？ P3334，40 答：GAL CPLD之类都是基于乘积项的可编程结构：即包含有 可编程与阵列和固定的或阵列的 PAL （可编程阵列逻辑）器件构成。3- 3什么是基于查找表的可编程逻辑结构？ P4041答：FPGA （现场可编程门阵列）是基于杳找表的可编程逻辑结构。3- 4 FPGA系列器件中的LAB有何作用？ P4345答：FPGA （Cyclone/Cyclone II ）系列器件主要由逻辑阵列块 LAB嵌入式存储器块（EAB）I/O单元、嵌入式硬件乘法器和 PLL 等模块构成；其中LAB （逻辑阵列块）由一系列相邻的LE （逻辑单 元）构成的；FPGA可编程资源主要来自逻辑

10、阵列块 LAB3- 5与传统的测试技术相比，边界扫描技术有何优点 ？ P4750 答：使用BST（边界扫描测试）规范测试，不必使用物理探针， 可在器件正常工作时在系统捕获测量的功能数据。克服传统的外探 针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难 题。3-6解释编程与配置这两个概念。P58答:编程：基于电可擦除存储单元的EEPRO或 Flash 技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元 中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息 不会因掉电而丢失，但编程次数有限，编程的速度不快。配置：基于SRAM查找表的编程单元。编程信息是保

11、存在SRAM中的, SRAMfc掉电后编程信息立即丢失， 在下次上电后，还需 要重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件的 编程一般称为配置。对于 SRAR型 FPGA来说，配置次数无限，且丄 度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦 除的编程。3-7请参阅相关资料，并回答问题：按本章给出的归类方式，将 基于乘积项的可编程逻辑结构的 PLD器件归类为CPLD ；将基于查 找表的可编程逻辑结构的PLD器什归类为FPGA,那么，APEX系 列属于什么类型PLD器件？ MAX II系列又属于什么类型的PLD器 件？为什么？ P5456答：APEX(Advanced

12、Logic Element Matrix)系列属于 FPGA 类 型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类 型的PLD器件；编程信息存于EEPROM中。第四章4- 1 :画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS- 实体1:三态缓冲器PORT (in put : IN STD_LOGIC ;- 输入端en able : IN STD_LOGIC ;- 使厶匕亠山冃匕端output : OUT STD_LOGIC );- 输出端END buf3x ;ENTITY mux21 IS-实体2: 2选1多路选择器PORT (in0, in1, s

13、el : IN STD_LOGIC;output : OUT STD_LOGIC);4- 1.答案>Muk21OutputiSeiLInputf Buf35Output£Enable4- 2.图3-30所示的是4选1多路选择器，试分别用IF_THEN语句 和CASE语句的表达方式写出此电路的 VHDL程序。选择控制的信号 si 和口 s0 的数据类型为 STD_LOGIC_VECTO当 s1='0'，s0='0'； s1='0' ? s0='1' ; s仁'1' ? s0='0'和

14、s1='1' ,s0='1'分别执行 yv=a、 yv=b、yv=c、yv=d。4- 2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);输入选择信号 a,b,c,d:IN STD_LOGIC;-输入信号y:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y&

15、lt;=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);输-入选择信号 a,b,c,d:IN STD_LOGIC; - 输入信号 y:

16、OUT STD_LOGIC);- 输出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN“00” => y<=a;WHEN“01” => y<=b;WHEN“10” => y<=c;WHEN“11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;4- 3. 图 3-31 所示的是双 2 选 1 多路选择器构成的电路 MUX，K 对于 其中MUX21,当s='0'禾1&

17、#39;时，分别有yv='a'禾口 y<='b'。试在一 个结构体中用两个进程来表达此电路，每个进程中用CASE吾句描述 一个2选1多路选择器MUX21A4-3. 答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); 输- 入信号 s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);- 输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSI

18、GNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= ”0” THEN tmp<=a2;ELSE tmp<=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4. 下图是一个含有上升沿触发的 D 触发器的时序电路，试写出此 电路的VHDI设计文件。4-4. 答案LIBRARY IEEE;USE IEEE

19、.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -输入选择信号CLK0:IN STD_LOGIC; - 输入信号OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIF CLK EVENT AND CLK'=1' THEN Q<=NOT(CL OR Q);ELSE END IF;END PROCESS;PR02: PROCESS(CLK0

20、)BEGIN OUT1<=Q; END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。要求：(1) 首先设计 1 位半减器，然后用例化语句将它们连接起 来，图 3-32 中 h_suber 是半减器， diff 是输出差， s_out 是借位输 出， sub_in 是借位输入。(2) 以 1 位全减器为基本硬件， 构成串行借位的 8位减法器， 要求用例化语句来完成此项设计 (减法运算是x - y - sun_in = diffr)4-5. 答案 底层文件1： or2a.VHD实现或门操作LIBRARY IEEE;U

21、SE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件 2：h_subber.VHD 实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENT

22、ITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0's_out<='0'WHEN "01" =>

23、 diff<='1's_out<='1'WHEN "10" => diff<='1's_out<='0'WHEN "11" => diff<='0's_out<='0'WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件： f_subber.VHD 实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1

24、164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC; diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC; diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGI

25、C);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORTMAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4- 6.根据下图，写出顶层文件 MX3256.VHD勺VHD

26、L设计文件。4-6. 答案MAX325師层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35调用LK35声明语句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q

27、1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D调用D触发器声明语句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX调用二选一选择器声明语句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INC

28、K, Q1=>AA,Q2=>BB);u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3: LK35 PORTMAP(A1=>BB,A2=>CC,CLK=INCKQ, 1=>DD,Q2=>OUT；1) u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);END ARCHITECTURE ONE;设计含有异步清零和计数使能的 16 位二进制加减可控计数器。4-7. 答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1

29、164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGI

30、NIF RST='1' THEN - 计数器异步复位QI:=(OTHERS=>'0');ELSIF SET='1' THEN- 计数器一步置位QI:=SETDATA;ELSIF CLK'EVENT AND CLK='1' THEN - 检测时钟上升沿IF EN=' 1' THEN -检测是否允许计数IF CHOOSE'= 1' THEN - 选择加法计数QI:=QI+1;- 计数器加一ELSE QI=QI-1; - 计数器加一END IF;END IF;END IF;COUT<=

31、QI;- 将计数值向端口输出END PROCESS;END ONE;第五章5- 1归纳利用Quartus II进行VHDL文本输入设计的流程：从文件 输入一直到SignalTap II测试。P95P115答:1 建立工作库文件夹和编辑设计文件；2 创建工程;3 编译前设置；4全程编译；5时序仿真；6引脚锁定；7配置文件下载；8 打开SignalTap II 编辑窗口； 9 调入SignalTap II的 待测信号；10 SignalTap II参数设置；11 SignalTap II参数设 置文件存盘；12带有SignalTap II测试信息的编译下载；13启动 SignalTap II进行采

32、样与分析；14 SignalTap II的其他设置和控 制方法。5.6解：共硬用3片"4139作6个:M译码'IHUQt74139adcb2【4 ” i -Nor¥1011A1Y11UBlY12UA2Y13NB2Y20NG1NY21NG2TJY22MY23H74139AD-J：4L'EC0DEF日曲时】十¥1DNA1YIINB1Y12NA2Y13N白2Y20NG1NY2ANG2NY22NY23N2:4 DECOCT2>J74139riimirr TJ咖PUT£UTWUT 帥 UT，-CY1DNA1YHNP1Y12NA2Y13NP2Y

33、2DNG1N¥2<NG2HY22NYZ3N2A DECODEguoi/TiiE3Igynur 了outiutr莎z言旳对dTPUT、q3j> 0l<tiUTfirr> QIS74139VI DMMYIINB1¥12忖A2Y13NB2Y2DNGirjY2ING2UY22NY23N2:斗 DECODEDgUWUT尸 rOUTPUT r jQjjmir i乜软訂j 纱M Qirnirr TiLo1Fi0l.P018019o20021o22> u25.7W：如果二逍制的和大于驾 需要再加上6来补成BCD码< VlCf . 1 iiir r *.尹

34、q匸n赠二匚二wrH3J74203Ol/Tflff 1 'r-粘皿$£：k2L .訓那机Ch叫MJSL1SIC RISLN1SILJN2SLWGEUM4COUTNUiL39HIB2Al叫可5I2IDJAd.叫.I14 bir ADDtt F 'l 2 :gAMME1SLM1坨SLM；E2SLM3A3ELh匸EJCC UTA4D44 bit AJUtFC.也.-ci5.8解：方法有多种.仅举一例。冇多e1位全加器构成°其中1位全加器的原理團如下*1111图1位仝加器5.9解：给出一冲解法*卜Time丽4咋q 435usI nt er/sl2 30tu ；5.1

35、0Do111100DU = 02 + 020DI = O2G0D2 = Q2QO + Q2Q匸 LF! V眉 ElTT> 3P O|.-.ML ?H13c>rrOrrTTWF-7H3dli''解；数器来实啄（事卖上藝求设ii的是个格需码订数需）Q2Q1 Q0000001011111101ICOD20011I0D1011000碍虑不同状态时，对应的DFF输入端的值:5.125.13LCNAENTct 匚T12EhIP CLRNCLKCOUNltPYONDY2NQC<X>Y3MY+NRCOYTN3:8 LECODffi7413bY5NY6NG2ANG2BMV

36、ONAY1NBY2NCY3NG1V4IMG2AMY5N ；O2BNY6N¥f!M: WfflTf>：> aAA5.14T1T10reT7T11 T12b. - =和JTOT"T丨 普fM " : ioUTHJT "airffirr -SrrfiTT-MUT ?irTirr Tnk>ad雷妆 r> MCLRn.rtJLTlPLExEF?第六章6- 1什么是固有延时？什么是惯性延时？P150151答：固有延时(Inertial Delay)也称为惯性延时，固有延时的主 要物理机制是分布电容效应。6-2 S是什么?在 VHDL中，S有什

37、么用处?P152&是什么？答：在VHD1仿真和综合器中，默认的固有延时量(它 在数学上是一个无穷小量)，被称为&延时。在VHDL中，&有什么用处？答：在VHDL信号赋值中未给出 固有延时情况下,VHDI仿真器和综合器将自动为系统中的信号赋值 配置一足够小而又能满足逻辑排序的延时量&使并行语句和顺序语句中的并列列赋值逻辑得以正确执行。6-4说明信号和变量的功能特点，以及应用上的异同点P128P129答：变量：变量是一个局部量，只能在进程和子程序中使用。变 量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理 想化的数据传输，是立即发生的，不存在任何延时行为。

38、变量的主 要作用是在进程中作为临时的数据存储单元。信号：信号是描述硬件系统的基本数据对象，其性质类似 于连接线；可作为设计实体中并行语句模块间的信息交流通道。信 号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能 有很好的对应关系。6-5在 VHDL设计中，给时序电路清零(复位)有两种力方法,它 们是什么？解：设 Q定义成信号，一种方法：Q<= “000000”： 其中“000000”反映出信号Q的位宽度。第二种方法：Q<=(OTHERS=> 0'):其中OTHERS=> 0'不需要给出信号 Q的位宽度,即可 对Q清零。6-6哪一种复位方法必须将

39、复位信号放在敏感信号表中？给出这两种电路的VHDL描述。解：边沿触发复位信号要将复位信号放在进程的敏感信号表中。(1) 边沿触发复位信号ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST ' EVENT ANCRST： 1' THENQQv=(OTHERS=>0');END IF;END PROCESS;Q1<=QQ;END;(2) 电平触发复位信号ARCHITECTURE bhv OF DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROC

40、ESS(CLK)BEGINIF RST = 1' THENQQ<=(OTHERS=>0');END IF;END PROCESS;Q1<=QQ;END;6-7什么是重载函数？重载算符有何用处？如何调用重载算符函数？答：(1)什么是重载函数？根据操作对象变换处理功能。(2)重载算符有何用处？用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。(3) 如何调用重载算符函数?采用隐式方式调用，无需事先 声明。6-8判断下面三个程序中是否有错误，若有则指出错误所在，并 给出完整程序。程序1:Sig nal A,EN : stdogic;Process(A

41、, EN)Variable B: std_log ic;Beg inif EN=l then B<=A; end if;-将“ B<=A ” 改成“ B:=A end process;程序2:Architecture one of sample isvariable a, b，c:integer;beginc<=a+b;-将“ c<=a+b” 改成“ c:二a+b”end;程序3:library ieee;use ieee.std _lo gic_1164.all;en tity mux21 isPORT(a,b:in stdogic; sel:in stdoglc;c

42、:out std_logle;); - 将“;)”改成“)”end sam2;-将“ sam2 改成“ entity mux21”architecture one of mux2l isbegin-增加“ process(a,b,sel)begin”if sel= '0' then c:=a; else c:=b; end if;-应改成“ if sel= '0' then c<=a; else c<=b; end if; ”-增加“ end process”end two;-将“ two” 改成“ architecture onW'7- 2

43、 LPM_ROMLPM_RAMLPM_FIFO等模块与 FPGA中嵌入的 EAB ESB M4K有怎样的联系?答：ACEXIK系列为EAB APEX20系列为ESB Cyclone系列为 M4K第八章8- 1仿照例8-1，将例8-4单进程用两个进程，即一个时序进程， 一个组合进程表达出来。-解：【例8-4】的改写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_

44、VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST: ST_TYPE;BEGINREG: PROCESS(CLK,RST)BEGINIF RST='1' THEN C_ST<=ST0; - Q<="0000"ELSIF CLK'EVENT AND CLK='1' THENC_ST<=N_ST;END IF;END PROCESS REG;C

45、OM: PROCESS(C_ST,DATAIN)BEGINCASE C_ST ISWHEN ST0=> IF DATAIN="10" THEN N_ST<=ST1;ELSE N_ST<=ST0; END IF;Q<="1001"WHEN ST1=> IF DATAIN="11" THEN N_ST<=ST2;ELSE N_ST<=ST1 ;END IF;Q<="0101"WHEN ST2=> IF DATAIN="01" THEN N_ST&

46、lt;=ST3;ELSE N_ST<=ST0 ;END IF;Q<="1100"WHEN ST3=> IF DATAIN="00" THEN N_ST<=ST4;ELSE N_ST<=ST2; END IF;Q<="0010"WHEN ST4=>IF DATAIN="11" THEN N_ST<=ST0;ELSE N_ST<=ST3 ;END IF;Q<="1001" ;WHEN OTHERS=> N_ST<=ST0;END

47、 CASE;END PROCESS COM;END behav;8-2 为确保例 8-5(2进程 Mealy 型状态机)的状态机输出信号没 有毛刺，试用例 8-4 的方式构成一个单进程状态，使输出信号得到 可靠锁存，在相同输入信号条件下，给出两程序的仿真波形。- 解：【例 8-5 】改写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(D4OWNTO0);END MEALY1;ARCHITECTURE beha

48、v OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET) - 单一进程BEGINIF RESET='1' THEN STX<=ST0;ELSIF CLK'EVENT AND CLK='1' THENCASE STX ISWHEN st0=> IF DATAIN='1' THEN STX<=st1; END IF; IF DATAIN='1' THEN Q<="1

49、0000" ELSE Q<="01010" ; ENDIF;WHEN st1=> IF DATAIN='0' THEN STX<=st2; END IF; IF DATAIN='0' THEN Q<="10111" ELSE Q<="10100" ; ENDIF;WHEN st2=> IF DATAIN='1' THEN STX<=st3; END IF; IF DATAIN='1' THEN Q<="1

50、0101" ELSE Q<="10011" ; ENDIF;WHEN st3=> IF DATAIN='0' THEN STX<=st4; END IF;IF DATAIN='O'THEN Q<="11011"ELSEQv="01001" ENDIF ；WHEN st4=> IF DATAIN='1' THEN STX<=stO; END IF; IF DATAIN='1' THEN Q<="11101&quo

51、t;ELSEQ<="01101" ENDIF；WHEN OTHERS=> STX<=st0; Q<="00000"END CASE;END IF;END PROCESS;END behav;siOI对儁Z初始化I LOC K >1 旅由LOCKlg号辕存O匕T 数据输出有效采样周期中等待丿转横好的数摇图8-6控制ADC080睐样状态图-【例8-2】根据图8-6状态图，采用Moore型状态机，设计ADC0809采样控制器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCIN

52、T ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 来自 0809 转换好的 8 位数据CLK: IN STD_LOGIC; -状态机工作时钟EOC: IN STD_LOGIC; -转换状态指示，低电平表示正在转换ALE:OUT STD_LOGIC; -8个模拟信号通道地址锁存信号START:OUT STD_LOGIC;-转换开始信号OE:OUT STD_LOGIC; -数据输出三态控制信号ADDA:OUT STD_LOGIC;-信号通道最低位控制信号LOCK0:OUT STD_LOGIC;-观察数据锁存时钟Q:OUT STD_LOGIC_VECTOR

53、(7 DOWNTO 0); -8位数据输出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4); - 定义各状态子类 型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;- 转换后数据输出锁存时钟信号 BEGINADDA<='1'- 当ADDAv='O'，模拟信号进入通道INO ;当ADD

54、A<='1',则进入通道INIQ<=REGL;LOCK0<=LOCK;COM: PROCESS(current_state,EOC) BEGIN - 规定各状态转 换方式CASE current_state ISWHEN st0=> ALE<='0'START<='0'LOCK<='0'OE<='0' next_state<=st1; -0809初始化WHEN st1=> ALE<='1'START<='1'LO

55、CK<='0'OE<='0' next_state<=st2 ;-启动采样WHEN st2=> ALE<='0'START<='0'LOCK<='0' OE<='0' IF(EOC='1') THEN next_state<=st3;-EOC=1 表明转换结束ELSEnext_state<=st2; ENDIF; - 转换未结束，继续等待WHEN st3=> ALE<='0'START<=&

56、#39;0'LOCK<='0'OE<='1'next_state<=st4;-开启OE输出转换好的数据WHENst4=>ALE<='0'START<='0'LOCK<='1'OE<='1'next_state<=st0;WHEN OTHERS=>next_state<=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1&

57、#39;)THENcurrent_state<=next_state; END IF;END PROCESRSEG; - 由信号 current_state 将当前状态值 带出此进程： REGLATCH1: PROCESS(LOCK)-此进程中，在 LOCK的上升沿，将 转换好的数据锁入BEGINIF LOCK='1' AND LOCK'EVENT THEN REGL<=D; END IF;END PROCESS LATCH1;END behav;8-5 在不改变原代码功能的条件下用两种方法改写例 8-2，使其输 出的控制信号(ALE、START OE LO

58、CK没有毛刺。方法 1:将输出 信号锁存后输出；方法 2：使用状态码直接输出型状态机，并比较 这三种状态机的特点。- 解："【例8-2】根据图8-6状态图，采用Moore型状态机， 设计ADC0809采样控制器”方法1(将输出控制信号锁存后输出)的 VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 来自 0809 转换好的 8 位数据CLK: IN STD_LOGIC;状态机工作时钟EOC: IN STD_LOGIC; - 转换状态指示， 低电平表示正 在转换ALE: OUT STD_LOGIC; -8个模拟信号通道地址锁存信号START: OUT STD_LOGIC;-转换开始信号OE: OUT STD_LOGIC; -数据输出三态控制信号ADDA: OUT STD_LOGIC;-信号通道最低位控制信号LOCK0: OUT STD_LOGIC;-观察数据锁存时钟Q: OUT STD_LOGIC_VECTOR(7 DOWNTO