基于VHDL语言的汉明码编译码的设计

1、【摘要】本文主要介绍利用ALTERA公司的Quartus II软件实现 (7, 4)汉明码的编码和译码的设计，设计共分为三个模块：m序列 产生与分组模块、编码模块、译码模块，实现m序列的分组输出。在 QuartusII编辑环境下用VHDL文本输入的输入方法编制程序，经编 译正确后进行波形仿真，调试，从而验证设计的正确性。关键字：汉明码，编码，译码，VHDL【Abstract】This article propose a method for Hamming encoder and Hamming decoder which is based on the VHDL language It in

2、troduces the theory of Hamming encoder and Hamming decoder and the source program based on VHDL, and the way simulated and checked through Quartus11. Throughout the whole design is totally divided into three modules： the m sequence generated and the Packet Module, the encodingmodule, the decoding Mo

3、duleKeywords: Hamming, coder, encoder, decoder , VHDL目录第1章 问题的提出及方案论证31. 1问题的提出31. 2方案论证31.2.1 Quartus II 和 VHDL 简介3122软件设计方案介绍6第2章 设讣方案的实施82. 1 m序列模块82.1.1 m序列简介82.1.2 m序列模块设计流程92.2 (7,4)汉明码知识介绍102. 2. 1基本概念102. 2. 2监督矩阵112. 2. 3生成矩阵122.2.4伴随式(校正子)S122. 3汉明码编码模块132.3.1汉明码编码原理132.3.2汉明码编码程序设计流程142.4

4、汉明码译码模块152. 4. 1汉明码译码原理15242汉明码译码程序设计流程16第3章 软件调试及遇到的问题193.1软件调试仿貞波形图193.2软件调试过程中遇到的问题20第4章总结体会22附录：23参考文献30第1章问题的提出及方案论证1.1问题的提出在上学期的通信原理课程中，我们学习了线性码的基木理论知 识。通过学习，我们知道线性码是按照一组线性方程构成的。汉明 (Hamming)码又是种能够纠正位错码效率较高的线性分组码。 本次课程设计的任务就是利用EDA技术在Quartus II软件下用VHDL语 言实现(7, 4)汉明码的编译码设计和仿真。从而在实践过程中，加 深对汉明码编译码原

5、理的理解。1. 2方案论证1. 2. 1 Quartus II 和 VHDL 简介1. Quartus II软件简介QuartusII是Altera公司推出的CPLD/FPGA的开发工具，Quartus II提供了完全集成且与电路结构无关的开发环境，具有数字逻辑设计 的全部特性。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Internet 的协作设计。Quartus 平台与 Cadence> ExemplarLogic MentorGraphics Synopsys 和 Synplicity 等 ED

6、A 供应商的开发工具相 兼容。改进了软件的LogicLock模块设计功能，增添了 FastFit编译 选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件其中，Quartus II软件5.1支持可编程逻辑和结构化ASIC设计达 到最佳效能的新特性包括： Stratix II GX器件支持：设计人员采用Quartus II软件5.1,现在 可以开始进行Stratix II GX全系列产品设计。 PowerPlay技术包：随着PowerPlay技术包的全面推出，Quartus II 软件用户现在具备了业界可编程逻辑功耗分析和优化的最高级工 具。与Quartu

7、s II软件5.0相比，5版的功耗优化特性平均降低 了 20%的动态功耗，而Altera Stratix II器件则达到了 60%。此外, 5版包括了新的功耗优化向导，完善了 Quartus II软件4.1引入 的面积和性能优化向导，在优化Quartus II软件设计应用方面，为 用户提供实时、循序渐进的帮助。渐进式设计流程：渐进式编译使设计人员能够将设计分为物理和 逻辑分区，然后进行综合和适配。5版引入了渐进式编译自下而 上的流程，每个工程师可以独立的开发和优化功能，然后轻松将 其集成在一个完整的设计中。这种特性完善了年初引入的自上而 下基于模块的流程，使设计人员在优化其他模块时，能够保留专

8、 用模块的性能不变。流行的IP模块：Altera订购包现在含有对部分流行MegaCore功 能的全面许可，帮助设计人员缩短设计时间。此外，Quartus II 软件网络版和订购版现在均包括一套嵌入式外设已经同Nios II嵌入式处理器一起，分别进行了许可。外部逻辑分析仪接口： Quartus II设计人员不但可以使用SignalTap® II嵌入式逻辑分析仪特性，还可以使用新的逻辑分析 仪接口功能，在利用逻辑分析仪进行板级调试时，能够掌握内部 FPGA节点的情况。2. VHDL语言简介VHDL 的英文全名是 Very-High-Speed Integrated CircuitHard

9、wareDescription Language,被IEEE和美国国防部确认为标准硬件 描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口, 除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格 与句法是十分类似于一般的计算机高级语言oVHDL的程序结构特点 是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块 或一个系统）分成外部（或称可是部分，及端口）和内部（或称不可视 部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体 定义了外部界而后，一旦其内部开发完成后，其他的设计就可以直接 调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统 设计的

10、基木点。应用VHDL进行工程设计的优点如下几点：（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能 力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行 为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模 电子系统的重要保证。（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规 模设计的分解和己有设计的再利用功能。符合市场需求的大规模系统 高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实 现。（4）对于用VHDL完成的一个确定的

11、设计，可以利用EDA工具进 行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的 结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设 计。1.2.2软件设计方案介绍软件设计方案流程如下图所示图1-1软件设计流程图4级m序列的最长周期为15,而（7, 4）汉明码所需的数据位 是4位，当一个周期的m序列一位一位移出，放入一个长度为4的 数组，要分四次组，但还缺少一个数据，使得分组没有周期性，故在 程序设计中进行第四次分组时，在数组的最低位补0,使其在一个m 序列周期内正好分为4组。这样循环移位输出的m序列满足周期性,

12、在观察波形时易于发现误码的现象，一目了然。分组后的一串数据即 数组就进入下一级作为（7, 4）编码器的信息位进行编码。在编码过 程中加入监督位。这样，信息位和监督位就组成了七位码。经译码后 便可输出汉明码的数据位以及译码的m序列。第2章设计方案的实施2.1 m序列模块2.1.1 m序列简介m序列是最长线性反馈移位寄存器序列的简称，它是由线性反馈的移存器产生的周期最长的序列。一般说来，一个n级反馈移位寄存器可能产生的最大周期等于(2口 ) 现在我们引入m序列的本原多项 式的概念。若一个n次多项式f(x)满足以下条件(1) f(x)为既约的;(2) f(x)可整除(xm+l) ,m=2n-l;(3

13、) f(x)除不尽(xq+l) ,q<m。则f(x)为本原多项式。m序列通过线形反馈移位寄存器产生如图：线性反馈穆血兮件薜图2-1 m序列产生原理框图设n级移位寄存器的初始状态:a., ,a.2,a.3,a.4.-a.n经过一次移位后，状 态变为ao, al, a.n+i,经过n次移位以后状态变为a-n-i. a-n-2, ai, ao。当n=4时，产生的m序列的长度为m=2n-l=15o我们可以取 x4+x+l为本原多项式。2.1.2 m序列模块设计流程m序列流程图：startSET=1CLK'EVENTAND CLK =1图2-2 m序列设计流程图在时钟信号触发下，4级m序列

14、一位一位地移出，因为m序列 的周期长度为15, (7, 4)汉明码要求的信息位为4位，周期长度不 能整除4,因而在m序列移出15位后在数组a中的最后一位添加一 个“0”。这样一个周期的m序列就可以周期性的分成4组，易于观 察分组码是否正确或波形图是否吻合。2. 2 (7, 4)汉明码知识介绍2. 2. 1基本概念线性分组码是一类重要的纠错码，应用很广泛。在(n，k)分组 码中，若监督码元是按线性关系模2相加而得到的，则称其为线性分 组码。现在以(7,4)分组码为例来说明线性分组码的特点。设其码字为A=a6, a5, a4, a3, a2, al, aO,其中前4位是信息码元，后3位是监督码元，

15、可用下列线性方程组来描述该分组码产生监督元：a2-ae®a5® a4< ax-a冬色 D勺二兔5显然，这3个方程是线性无关的。根据公式2-1可得(7,4)码的全部码组，如表1所示。表2-1 (7, 4)汉明码的全部码组信息位U6 (15 “4 (13监督位 aKiiao信息位“6 (15 (14 “3监督位 alaiao0000000100011100010111001100001010110100100011110101100101001101100001010110111010100110Oil111010001110001111111根据线性码封闭性，再由表1可

16、知(7,4)码的最小码距d0=3,它 能纠1个错或检测2个错。汉明码是能够纠正单个错误的线性分组码, 其特点是：最小码距d0=3,码长n与监督位满足n<=2r-l的关系，说 明上述的(7,4)线性分组码就是一个汉明码。由于码率k/n = (n-r)/n =1-r/n,故当n很大和1很小时，码率接近1。可见，汉明码是一种 高效码。2. 2. 2监督矩阵式(2-1)所示(7, 4)汉明码的3个监督方程改写后可用矩阵形式表示为石_1110100_"5"4_0_1101010佝=01011001a2a 炕0（模2）简记为HAt=Ot或H称为监督矩阵，只要监督矩阵H给定，编码时

17、信息位和监督位之间 的关系就完全确定了。H的行数就是监督矩阵的数目，等于监督数目ro H序列可分为2部分：'1110100_H =11010101011001=弘HAt=0:,可以用来作为判断接收码字A是否出错的依据。2. 2. 3生成矩阵把监督方程补充完整并改写为矩阵形式111-“2%() = "6。5"4“3 囂 =。6“5以3 IQOil上式表示，在信息位给定后，用信息位的行矩阵乘矩阵0就产生 出监督位。0的左边加上1个k x k阶单位方阵，就构成1个生成矩 阵G。而且可由G和信息组产生对应的全部码组。在得出的码组中, 信息位的位置不变，监督位附加于其后。其中

18、，Q= PT。aa5a4aa2axa aea5aa3 G2.2.4伴随式（校正子）S设发送码组A二an-l,an-2,-,al,a0 ,在传输过程中可能发 生误码。接收码组B= bn-l,bn-2,bl, bO ,则发送码组和接收 码组之差为错误图样E: B - A = E （模2）令S二BHT,称为伴随式或校正子。S = BHT = （A + E） HT = EHT ，用来指示错码的位置。（7,4）汉明码的伴随式与错误图样的对 应关系如表2所示。汉明码S与E的对应关系表2-2汉明码S与E的对应关系SI S2 S3错码位置SI S2 S3错码位置001a0101a4010alnoao100a2

19、111a6011a3000无错码2. 3汉明码编码模块2. 3.1汉明码编码原理汉明码是在原编码的基础上附加一部分代码，使其满足纠错码的 条件。它属于线性分组码，由于汉明码的抗干扰能力较强，至今仍是 应用比较广泛的一类码。在（n, k）汉明码中，（n-k）个附加的监督码元是由信息码元的线性 运算产生的。码长为n,信息码元长度为k, 个码组构成n维线性空 间中的一个k维子空间，编码的实质就是要在n维空间中，找出一组 长为n的k个线性无关的矢量grg kd ,使得每个码组a都可以表示 为 k 个矢量的线性组合,即 a=an_i an，2 ao= ak-i go+ %2 gi+ aogk-i 其中，

20、aiejo, 1, i=0, 1,，k-lo将上式写成矩阵形式得由此,an.i an-2ao是带编码信息的信息组，G是一个k*n阶矩阵,G称为（n,k）汉明码的生成矩阵。当G确定以后，编码的问题也就解决 To根据监督码元是有信息码元的线性运算产生的关系可知，监督 码（a（）,a】,a?）满足以卜关系式：禺=冬a4V % =佑如a0 = a6 ® a4 a3即可算出三位监督位，再与信息位结合，可得到（7, 4）汉明码 2. 3. 2汉明码编码程序设计流程汉明码编码设计流程图图2-3编码设计流程图输入信息码a3a2a1ao,输出(7,4)汉明码b6b5b4b3b2b1boo首先，输入信息

21、码aaiao,即使用以下语句：port(a:in std_logic_vector(3 downto 0);就可以得到监督位与信息码之间的对应关系，使用异或运算，即：b(2)v=a(3) xor a(2) xor a(l);b(l)<=a(3) xor a(2) xor a(0);b(0)<=a(3) xor a(l) xor a(0);最后，将算好的监督位与原来输入的信息码一起输出，这样，编码程序就算完成了 O2.4汉明码译码模块 2. 4. 1汉明码译码原理一般来说，若码长为n,信息位数为k,则监督位数为r=n-ko如 果希望用r个监督位构造岀r个监督关系式来指示一位错码的n种

22、可 能位置，则要求2匚l>=n 或 2、=k+r+l(2-1)设(7, 4)汉明码中，n=7, k=4,为了纠错一位码，由表达式 2-1可知，要求监督位数r>=3o用a6a5 -a0表示要进行译码的码元， 用S2、S1和SO表示监督关系式的校正子，则SO、S1和S2的值与 错码对应关系可以规定如表2-3所示，由表可知，当一位错码的位置 在a2、a4、a5或a6时，校正子为1；否则为0,可推知，a2, a4, a5 或a6 4个码元构成偶数监督关系S2=a6 a5 a4 a2(2-2)同理可得Sl=a6 a5 a3 al(2-3)S0=a6 a4 a3 a0(2-4)接收到每个码组之

23、后，先按照式2-22-4计算出S2,S1,SO,再按 照表2-3判断错码情况。例如接收码组为0000011,可计算出Sl=0, S2=l, S3=lo由于S1S2S3=O11,可知a3位出错，只需对其取反即可表2-3(7, 4)码校正子与错误图样的对应关系序 号错误码位ESe6 e5 e4 e3 e2 el eOSO SI S20无错码0 0 0 0 0 0 00 0 01a00 0 0 0 0 0 10 0 12al0 0 0 0 0 100 1 03a20 0 0 0 1 0 01 0 04a30 0 0 1 0 0 00 1 15a40 0 1 0 0 0 01 0 16a50 10 0

24、 0 0 01 1 07a61 0 0 0 0 0 01 1 12.4.2汉明码译码程序设计流程汉明码译码设计流程图（开始）根据输入的码，算 岀校正子 S2S1SCJ3根据S2S1S0,纠 正出错的位宀输岀4位信息码卩（结東J图2-4译码设计流程图首先,输入7位汉明码asasaazaiao,用以下语句来实现:port(a:in std_logic_vector(6 downto 0);然后，根据这7位码aeasaazaiao,计算校正子S2SS()的值，可 知校正子$与(7,4)汉明码各位之间的关系，即： ss(2):=a(6) xor a(5) xor a(3) xor a(2);ss(l)

25、:=a(6) xor a(4) xor a(3) xor a(l); ss(0):=a(5) xor a(4) xor a(3) xor a(0);第三，要判定校正子与o的关系，使用if语句，若等于o,贝U表 示没有错误；若不为0,则表示其中有一位出错。根据表4-1,可以 得到校正子S与错误图样E之间的关系，才用case语句，编写程序 如下：校正子错码纠正错码位置when “001“ =>bb(O):= not bb(0);n<=n000M;when “010“ =>bb(l):= not bb(l);nv=“001”;when TOO" =>bb(2):=n

26、otbb(2);n<=H010u;when u011"=>bb(3):=notbb(3);n<=H011H;when T01“=>bb(4):=notbb(4);n<=u100u;when T10” =>bb(5):=notbb(5);nv=T01”；when ,rlllM =>bb(6):=notbb(6);n<=,110M;上述程序中，bb是变量，存放的是输入7位汉明码a6a5a4a3a2aa(), 当S=“001”，时，表示ao出错，贝U只需将这一位的值取反，然后再送 给输出。ai、a2. a3.知、a5.亦出错的原理也是一样的。

27、最后，将没有错误的(7,4)汉明码或已经纠正1个错误的(7,4)汉明 码输出，这样译码程序就完成了。为了方便阅读波形，加入输出了校正子s和错误位数No若第0位（如）出错，则N输出0,依次类推；若无错，则输出7。ViluQ atH.6 TisCLXHATX.Q DATArI T_ri_i l n i n ru n 一r i厂"Li i j- i_r；0ioo X looo X mi oioi * i8i 、 ccoi A' mo f ion x coio>：oxi t 1110K iondl eLrwinjimuwmruTrLrwuuiruTrwuwinjwuwLrumj

28、wLrumm B 0第3章软件调试及遇到的问题3.1软件调试仿真波形图 l.ni序列仿真波形图RasUr Bur.1?. 6 u jj.336.03 os IdUrvd.120,43 nsSUrt:End.皿 购 Q w 12O.p ns IW f0 os 200 p ns Z4O p w $0 ,0 a 逊卩 g住0 ,0 z 03,0 X5 440 ,0 w图3-1 ID序列仿真波形图2.汉明码编码仿真波形图F*ft5t«r 丁iee Bcr：< »| Pinter25 2 nsIritervil2S.2 nStartEndVkln* *t0 pkp'3

29、P«10 9-30 0 av40矽B doteia3B lufi&xlB 1010 ff lOLOLO10101QL0L01图3-2汉明码编码仿真波形图3.汉明码译码仿真波形图18 175 r.sEnd0 MIaUrv«l-18 18 »sSt«rt孚竺"-A-M竺竺图3-3汉明码译码仿真波形图软件整体调试仿真波形图19 36 xCLX1 1CLABODAB 1S bB COOlI 0田n0 tB 030TLHri0(01> PSJ >7C rz10.0 280.9160.0 x2CO .O m2$0.0 x32D.0 in

30、LrLrLrLrLrLrLrLnjvuTrLrmjTm厂_TTULruTnjmnr_rjiTLTLni n r30001111X 0301rn_K iooi1 Owo(no1110i_n_X : go图3-4软件整体测试仿真波形图3.2软件调试过程中遇到的问在软件调试过程中主要遇到了以下问题：（1）毛刺干扰问题：相邻编码组之间存在毛刺干扰信号，可能是 由于赋值语句的依次赋值顺延以及过程中的运算时延造成的。（2）延时问题：在m序列模块、编码模块中，存在一些延时现 象，造成部分数据的丢失，为了尽可能减小延时，在编写程序时，尽 量采用并行程序；在定义数据类型时，要选择变量，尽可能少地用信 号类型，以

31、减少程序运行时间；在传递参数时，尽可能用元件例化语 句实现。(3) 数据丢失以及时序配合问题：m序列分组时，要保证数据不 丢失以及时序配合，用计数器配合时钟来实现，当时钟上升沿到来时, 计数器才进行相应动作，才将数据放入数组。(4) VHDL语法问题：在写整个程序的元件例化语句时，元件例 化的参量的定义应与元件例化说明语句一致，注意变量与信号赋值方 式的不同，实体定义的名字应该与文件名一致。在调试过程中也还遇到不少其他的问题，比如在生成总的电路图 的过程中，如果没有新建工程，就有指示有错误。并且新建工程名必 须与程序实体名保持一直，否则会报错：没有定义实体。第4章总结体会为期近两周的通信原理课

32、程设计结束了，在这次课程设计中，也 遇到了不少冋题。由于对Quartus II软件和VHDL语言不太熟悉， 所以开始一段时间的主要精力就花在了这方而，通过借阅有关这方面 的书籍和实际操作来熟悉他们。后期的主要工作便是程序设计调试， 虽然问题不断，但在和同学的共同探讨下，最终基木完成了汉明码的 编译码的设计。通过这次课程设计，我加深了对汉明码编译码过程的了解。夯实 了理论基础知识，也提高了实际运用方面的能力。在这个过程中，每 当一个个小问题被解决时，对自己来说都是令人欣喜的，每一点小小 的进步，都是对自己的肯定。这次课程设计是一次难忘的经历，让我 从中学到了很多东西，将对我以后的学习工作有所帮助

33、。附录:1.总电路图2.程序清单m序列：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY m4 ISPORT(CLK,CLR:IN STD_LOGIC;DATAOUTl:out STD_LOGIC;DATAOUT16:OUT STD_LOGIC_vector(3 downto 0);END m4 ;ARCHITECTURE ART OF m4 ISsignal s 1 ,s2:std_logic_vector(3 downto 0);signal s5:std_logic;beginp

34、rocess(clr,clk) isbeginifclr,l'thensl<=,OOOr,;elsif(clk=r and clk'event) thensl<=(s2(0) xor s2(3)&s2(3 downto 1);end if;s2<=sl;s5<=s2(0);end process;process (clk,s5)isbeginif(clk'event and clk= T)thenDATAOUTK=s5;-m 序列输出end if;end process;process (elk,s5 ,clr)- 现分组以及数组补&qu

35、ot;0 ”variable temp:integer range 0 to 3;variable tempi:integer range 0 to 7;variable a:std_logic_vector(3 downto 0);beginifclr=*rthendataoutl6<=,0000,'elsif rising_edge(clk) thenif tempi<7 thencase temp iswhen 0=>a(3):=s5;temp:=l;when l=>a(2):=s5;temp:=2;when 2=>a( 1 ):=s5;temp:=

36、3;when 3=>a(0):=s5;temp:=O;temp 1 :=temp 1 +1 ;dataout 16<=a; end case;elsecase temp iswhen 0=>a(3):=s5;temp:=l;when l=>a(2):=s5;temp:=2;when 2=>a( 1 ):=s5;a(O):=Or;temp:=O;templ:=0;dataout 16<=a;when others=>null;end case;end if;end if;end process;END ART;编码：library ieee;use ie

37、ee.std_logic_1164.all;entity hamenc isport(datain:in bit_vector(0 to 3);hamout:out bit_vector(0 to 6);end hamenc;architecture ver2 of hamenc issignal p0,pl,p2:bit;beginpO <= (datain(O) XOR datain(l) XOR datain(2); pl <= (datain(O) XOR datain(l) XOR datain(3);p2 <= (datain(O) XOR datain(2) X

38、OR datain(3); hamout(0 to 2)<=(p0,pl,p2);hamout(3 to 6)<=datain(0 to 3);end ver2;译码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD LOGIC UNSIGNED.ALentity ym isport(a:in std_logic_vector(6 downto 0);-汉明码输入 s:out std_logic_vector(2 downto 0);指示错码位置 b:out std

39、_logic_vector(3 downto 0);-译码输岀 ml:out stdjogic;clkl,clrl:in std_logic;n:out std_logic_vector(2 downto 0);end ;architecture one of ym issignal BBB:std_logic_vector(3 downto 0);signal BBB1:std_logic_vector(3 downto 0);signal s5:std_logic;beginprocess(a)variable ss:stdogic_vector(2 downto 0);variable bb:stdogic_vector(6 downto 0);begin-指示错码位置ss(2):=a(6) xor a(5) xor a(3) xor a(2);ss(l):=a(6) xor a(4) xor a(3) xor a(l);ss(0):=a(5) xor