第7章习题详细解答

1、第7章习题解答7-1 判断题（对的打，不对的打×）1. 数字电路分为门电路和时序逻辑电路两大类。（× ）2. 边沿触发器和基本RS触发器相比，解决了空翻的问题。（× ）3. 边沿触发器的状态变化发生在CP上升沿或下降沿到来时刻，其他时间触发器状态均不变。（） 4. 基本RS 触发器的输入端就是直接置0端和直接置1端。（）5. 3位二进制计数器可以构成模为的计数器。（×）6. 十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。（）7. 构成一个7进制计数器需要7个触发器。（×）8当时序电路存在无效循环时该电路不能自启动。（）9. 寄存器要存

2、放n位二进制数码时，需要个触发器。（×）10同步计数器的计数速度比异步计数器快。（）11. 在计数器电路中，同步置零与异步置零的区别在于置零信号有效时，同步置零还需要等到时钟信号到达时才能将触发器置零，而异步置零不受时钟的控制。 （ ）12. 计数器的异步清零端或异步置数端在计数器正常计数时应置为无效状态。（ ） 13. 自启动功能是任何一个时序电路都具有的。（× ）14. 无论是用置零法还是用置数法来构成任意N进制计数器时，只要置零或置数控制端是异步的，则在状态循环过程中一定包含一个过渡状态；只要是同步的，则不需要过渡状态。（ ） 15. 用置零法或置位法可以设计任意进制

3、的计数器。（×）7-2 由或非门组成的基本RS触发器如图7-38所示，已知R、S的电压波形，试画出与之对应的和的波形。图7-38 题7-2图解：由或非门组成的基本RS触发器的特性表，可得该题的输出端波形如下图所示： 或非门RS触发器特性表 题7-2 波形图7-3由与非门组成的基本RS触发器如图7-39所示，已知R、S的电压波形，试画出与之对应的和的波形。图7-39 题7-3图解：由与非门组成的基本RS触发器的特性表，可得该题的输出端波形如下图所示： 与非门RS触发器特性表 题7-3波形图7-4已知如图7-40所示的各触发器的初始状态均为0，试对应画出在时钟信号CP的连续作用下各触发器

4、输出端Q的波形。解： 7-5 把D触发器分别转化成JK和T触发器，画出连线图。解：(1) D触发器转换为JK触发器:比较JK和D触发器的特性方程和可得, 所以连接图为：(2) D触发器转换为T触发器: 比较T和D触发器的特性方程和可得, 所以连接图为：7-6 分别写出图7-41所示电路中C=0和C=1时的状态方程，并说出各自实现的功能。图7-41 题7-6图解：当C=0时，J=X，K=X 为T触发器 当C=1时，J=X，K= 为D触发器7-7 已知D触发器是CP上升沿有效，CP和D的输入波形如图7-42所示，试画出输出Q和的波形。设触发器的初始状态Q=0。图7-42 题7-7图解：由D触发器的

5、特性方程，得到输出端波形如下图所示： 题7-7波形图7-8 TTL边沿JK触发器如图7-43(a)所示，输入CP、J、K端的波形如图7-43(b)所示，试对应画出输出Q和端的波形。设触发器的初始状态Q=0。 图7-43 题7-8图解：由JK触发器的特性方程，得到输出端波形图如下图所示：题7-8输出端波形图7-9 分析如图7-44所示电路，画出Y1、Y2、Y3的波形。图7-44 题7-9电路图解：(1)列驱动方程及状态方程 (2)列输出方程(3)画输出波形. 题7-9波形图7-10如图7-45所示时序电路。写出电路的驱动方程、状态方程，画出电路的状态转换图，说明电路的逻辑功能，并分析该电路能否自

6、启动。图7-45 题7-10图解：（1）电路驱动方程为： 电路状态方程为： 状态图如下：该电路是一个5进制计数器；能自启动。7-11 分析图7-46所示TTL电路实现何种逻辑功能，其中X是控制端，对X=0，X=1分别分析，假定触发器的初始状态为Q2=1，Q1=1，并判断能否自启动。图7-46 题7-11图解：从图可知，X是控制端，CP是时钟脉冲输入端，该时序电路属于计数器。对其功能分析如下:1) 时钟方程CP1=CP2=CP,是同步工作方式.2) 驱动方程 代入特性方程中得状态方程Q2Q1300111001画状态转换图Q2Q1300111001X=0时， X=1时由状态转换图可知,当X=0时,

7、是同步三进制加法计数器; 当X=1时,是同步三进制减法计数器.无效状态Q2Q1=11在上述情况下只需一个CP就进入有效状态,因而能自启动.总之,该时序逻辑电路是同步三进制可逆计数器,并且能自启动。7-12 分析图7-47所示时序电路的逻辑功能。要求：（1）写出电路的驱动方程、状态方程和输出方程； （2）画出电路的状态转换图，并说明电路能否自启动。图7-47 题7-12图解：解：（1）驱动方程：， 状态方程：， 输出方程： （2）状态转换图如附图1.6.10所示。五进制计数器，电路能够自启动。 7-13电路如图7-48(a)所示，输入时钟脉冲CP如图7-48(b)所示，试画出输出Q0和Q1端的波

8、形。设触发器的初始状态Q0=Q1=0。图7-48 题7-13图解：由图可写出D触发器FF0和FF1的特性方程 （CP上升沿到时刻有效） （CP上升沿到时刻有效）根据FF0和FF1的状态和两个特性方程画出输出Q0和Q1的波形，如下图所示： 题7-13输出波形图7-14已知各触发器的初态均为0，CP、RD 波形如图7-49，试画出Q1、Q2波形。图7-49 题7-14图解：首先写出驱动方程： 分别代入D触发器和JK触发器的特性方程，得到电路的状态方程： 题7-14输出端波形图7-15 分析如图7-50所示的同步时序逻辑电路，写出电路功能。图7-50 题7-15图解：（1）写出驱动方程和输出方程：（

9、2）写出状态方程： （3）列出状态转换表和状态转换图 （4）逻辑功能：可以自启动的同步六进制加法计数器。7-16 如图7-51所示电路和各输入端波形，画出Q0和Q1的波形，并说明电路的功能。图7-51 题7-16图解：电路波形如下图所示，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后，Q2端输出一个脉宽周期的脉冲。7-17 试画出如图7-52所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形，设触发器的初始状态为0。图7-52 题7-17图解：（1）列出驱动方程和时钟方程: （2）代入JK触发器的特性方程，得到状态方程：（3）由状态方程得到输出端波形如下图所示

10、：7-18 分析如图7-53所示电路，（1）画出电路时序图；（2）画出状态图；（3）说明是几进制计数器。设各触发器的初态均为0。图7-53 题7-18图解：（1）列出驱动方程和时钟方程：（2）代入D触发器的特性方程，得到状态方程： （3）由状态方程得到输出端波形如下图所示：7-19分析图7-54中的计数器电路，说明这是多少进制的计数器。图7-54 题7-19图解：因为，即当Q3Q2Q1Q0=1001时，置数端有效，预置数D3D2D1D0=0011，所以该计数器从0011到1001循环输出，是7进制加法计数器。7-20 74LS161是同步4位二进制加法计数器，试分析图7-55中的电路是几进制计

11、数器，并画出其状态图。图7-55 题7-20图解：（1）当74LS161从0000开始顺序计数到1010时，与非门输出“0”，清零信号到来，异步清零。（2）该电路构成同步十进制加法计数器。0000000110011000101000110111001001010110010087654231910（3）状态图7-21 用74161及门电路组成的时序电路如图7-56所示，要求： （1）分别列出X=0和X=1的状态图； （2）指出该电路的功能。图7-56 题7-21图解：（1）X=0时，只有当CO=1时，置数端有效，输出从1000到1111，所以电路为八进制加法计数器，状态转换图如下所示。（2）X

12、=1时，当输出Q3Q2Q1Q0=1100时，置数端有效，预置数D3D2D1D0=1000，所以输出从1000到1100，电路为五进制加法计数器，状态转换图如下所示。 X=0时状态转换图 X=1时状态转换图7-22 用74161设计十一进制计数器，要求分别用“清零法”和“置数法”实现。解：（1）清零法 当输出Q3Q2Q1Q0=Q11=1011时，将Q3Q2Q0通过一个与非门得到清零信号接到，其他管脚接法如下图所示。 （2）置数法 预置数D3D2D1D0=0000，当输出Q3Q2Q1Q0=Q11=1010时，将Q3Q1通过一个与非门得到置数端信号，其他管脚接法如下图所示。 清零法接线图 置数法接线

13、图7-23 用74LS161构成初始状态为0010的七进制计数器，画出状态转换图和电路图。解：预置数D3D2D1D0=0010，当输出为Q3Q2Q1Q0=1000时，令置数端有效，即把Q3通过一个非门即可，状态转换图和接线图如下图所示。 7-24 中规模集成计数器74LS193引脚图和功能表如图7-57所示，其中和分别为进位和借位输出。（1）画出进行加法计数实验时的实际连接电路；（2）试通过外部的适当连线，将74LS193连接成十进制的减法计数器。图7-57题7-24图解：（1）进行加法计数实验时的电路连接图如下图所示，CPU=“1”，CPD接计数脉冲，RD接地，接高电平1，输出为Q3Q2Q1

14、Q0。（2）要求按照8421编码计数时，状态转换图如下图所示，由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，利用做计数控制，接线图如下所示。 接线图状态转换图7-25 试分析图7-58中所示电路，说明它是几进制计数器。图7-58题7-25电路图解：这是使用整体反馈置零法构成的计数器。当计数器计到时，检测门输出0，74161异步置零。因此该计数器的有效状态是从0000000010101101，中间无空缺状态。因此该计数器是一个模174计数器。7-26 图7-59是由两片同步十进制可逆计数器74LS192构成的电路和74L

15、S192的真值表。求：（1）指出该电路是几进制计数器； （2）列出电路状态转换表的最后一组有效状态。图7-59 题7-26图解：（1）使用清零端，为进位输出，当左边第一片接收10个计数脉冲，输出1001时，负脉冲输出，则第二片的CPV接收到上升沿，第二片开始从0开始递增计数为0001，当第一片再接收10个脉冲时，第二片的输出为0010，当第一片又接收2个脉冲时，第一片输出为0010，此时，与非门的输出为0，同时加到两片74LS192的清零端CR上，所以该计数器是22进制计数器。（2）因为当输出为0010 0010时即把计数器置零，所以该状态出现时间极短，最后一组稳定状态为0010 0001。7

16、-27 用2片集成计数器74161构成七十五进制计数器，画出连线图。解：左边第一片74161的 Q3Q2Q1Q0=1111时，这时CO由0变为1，输入第16个计数脉冲时，电路会从1111状态返回0000状态，CO端从1跳变至0，即每接收16个CP脉冲，CO输出高电平，第二片161从0递增计数1个，当计数到16×4=64时，第二片的Q3Q2Q1Q0=0100，第一片从0000又计数11个脉冲时，即第一片的Q3Q2Q1Q0=1010时，与非门的输出为0，两片161同时清零，实现75进制计数器功能。连线图如下图所示：75进制计数器接线图7-28 试说明如图7-60所示的用555 定时器构成的电路功能，求出U