可编程逻辑器件EDA复习试卷

1、一、 概念1、 写出CPLD、FPGA、JTAG的英文全称。2、 有人认为CPLD中有程序存储器，当程序下载时，原程序是存放在其中的，这种说法对吗？若你认为不对，请修正。3、 我们实验用的大规模可编程芯片是FPGA对吗？若你认为不对，请修正。4、 图标 a b 的功能分别是：a b 5、IF THEN语句是（ ）类型语句，case when语句是（ ）类型语句，with select语句是（ ）类型语句。6、 简述端口模式OUT和BUFFER的区别，什么情况下用BUFFER？7、 信号赋值和变量赋值有什么区别? 8、 “ENTITY” 和 “ARCHITECTURE” 分别称为( )和( ),

2、 它们分别描述的是( )和( )。9、 一个完整的VHDL程序，一般有（ ）、（ ）和（ ）组成。10、简述一下配置语句的作用。11、JTAG是( )技术，用于对大规模集成电路芯片进行（ ）。12、MAX+PLUS II软件只适合于对ALTERA公司的产品进行仿真，这种说法对吗？为什么？13、 图标 a b 的功能分别是，a： b： 14、 进程中, 语句 B<=C，和D:=A分别表达什么含义? 两者有什么区别? 15、 语句：TYPE m_state IS (st0,st1,st2,st3,st4,st5)；SIGNAL present_state,next_state : m_sta

3、te；分别是什么语句？在此，描述的是什么含义？16、 一个完整的VHDL程序，一般有（ ）、（ ）和（ ）组成。17、component<实体名> port (<端口信息>); end component; 这些描述什么？。二、 试写出图1器件的实体描述。 y06d03clkldclr 图1三、 分析下例程序，若有语法错误请排除，正确的语句写在右边，给出设计的结果。程序1ARCHITECTURE behave OF aa ISBEGIN IF(CLK'EVENT AND CLK='0') THEN Q<=NOT D END IF;END b

4、ehave;程序2（6分）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XX IS PORT (A, B: IN STD_LOGIC; C, D: OUT STD_LOGIC) END XX;ARCHITECTURE XX OF behave IS BEGIN D :=(A OR B) AND (A NAND B); C :=NOT(A NAND B); END behave; 程序3architecture behave of aaa isSIGNAL abc，cso ：STD_LOGIC_VECTOR(1 TO 0);BEGIN Abc

5、<=a & b ; c<=cso(1); d<=cso(0);Process(abc) Case abc isWhen “00”=> cso := “00”;When “01”=> cso := “01”;When “10”=> cso := “01”;When “11”=> cso := “10”;End process;End behave;2、某器件结构体描述如下（1）试判定器件功能；（2）试用行为描述对结构体改写。ARCHITECTURE archAA OF AA ISbeginPROCESS (s,a0,a1,a2,a3) begin

6、if s="00" then y<=a0; elsif s="01" then y<=a1; elsif s="10" then y<=a2;else y<=a3; end if end process;end archAA;四、 分析下例程序，写出语句注释，给出设计结果。程序1LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY comp IS PORT(a,b:in std_logic_vector(7 downto 0);aqualb,agrdb,alessb:o

7、ut std_logic ); END comp;ARCHITECTURE behave OF comp ISBEGIN aqualb<='1' when a=b else '0' agrdb<='1' when a>b else '0' alessb<='1' when a<b else '0'END behave;设计结果是：程序2（10分）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_uns

8、igned.all;ENTITY vote ISPORT(men: in std_logic_vector(6 downto 0);pass, stop: buffer std_logic);END vote;ARCHITECTURE behave OF vote ISBEGIN stop<= not pass;PROCESS (men) variable temp:std_logic_vector(2 downto 0);BEGIN temp:="000" for i in 0 to 6 loop if(men(i)='1') then temp:=

9、temp+1; else temp:=temp+0; end if; end loop; pass<=temp(2);END PROCESS; END behave;设计结果是：程序3library ieee；use ieee.std_logic_1164.all；entity parity isport (databus：in std_logic_vector(7 downto 0)； even_num,odd_num：out std_logic)；end parity；architecture behave of parity is begin process(databus) va

10、riable tmp：std_logic；begin tmp:='0' for i in 0 to 7 loop tmp:=tmp xor databus(i); end loop; odd_num<=tmp; even_num<=not tmp; end process;end behave; 设计结果是：五、 VHDL程序设计1、试用VHDL语言编写一个8-3编码器。其中，EN是使能信号，高电平有效；A是输入，Y是输出。ENA07Y02图22、试用VHDL语言编写一个60进制计数器。其中，clr为清0，低电平有效；ci是进位输入，OV是进位输出。clrclkQ0

11、7ciOV 图33、试用VHDL语言编写一个七段显示译码器。A03Y06 图44、试用VHDL语言编写一个一位10进制可逆计数器，其中，sl0时，加计数；sl1时，减计数；clr0时，计数器清零，图5。slclrclkQ03 图55、试用VHDL语言编写一个1010序列发生器，当该序列出现时，输出Q=1，否则为0。其中，x是输入信号，reset是复位信号，高电平有效。xclkQreset六、 分析下面的程序用状态转换图说明程序设计的是什么？library ieee;use ieee.std_logic_1164.all;ENTITY AAA IS PORT ( clk : IN std_log

12、ic; x,reset: INstd_logic; z: out std_logic );END AAA;ARCHITECTURE behave OF AAA IS signal state : std_logic_vector(1 downto 0); constant sa :std_logic_vector(1 downto 0) := "00" constant sb :std_logic_vector(1 downto 0) := "01" constant sc :std_logic_vector(1 downto 0) := "1

13、0" constant sd :std_logic_vector(1 downto 0) := "11"BEGIN PROCESS (clk,reset) BEGIN IF reset = '1' THEN state <= sa;ELSIF clk'EVENT AND clk = '1' THEN CASE state IS WHEN sa => IF x='1' THEN state <= sb; else state<=sa; END IF; WHEN sb => IF x='0' THEN state <= sc; else state<=sa; END IF; WHEN sc => IF x='0' THEN state<=sd; else state<=sa; END IF; WHEN sd => IF x='1' THEN state <= sb; else state<=sa; END IF; when others => state <=sa;END CASE;END