第2章FPGACPLD结构与应用

1、1 2022-1-3可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术12 2022-1-32.1 PLD概述2.2 简单PLD工作原理2.3 CPLD结构与工作原理2.4 FPGA结构与工作原理2.5 FPGA/CPLDFPGA/CPLD测试技术2.6 FPGA/CPLDFPGA/CPLD产品概述产品概述2.7 CPLD/FPGA编程与配置可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.8 基于FPGA/CPLD的EDA开发流程第第2 2章章 23 2022-1-32.1 可编程逻辑器件（可编程逻辑器件（PLDPLD）概述）概述1. 按可编程部位分类：按可编程部位分类：PROMPr

2、ogrammable Read Only Memory 可编程只读存储器PLAProgrammable Logic Array 可编程逻辑阵列 PALProgrammable Array Logic 可编程阵列逻辑GALGeneric Array Logic 通用阵列逻辑输输入入缓冲缓冲电路电路与与阵阵列列或或阵阵列列输出输出缓冲缓冲电路电路输输入入输输出出2.1.1 2.1.1 简单简单PLDPLD器件结构器件结构可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.1.2 PLD2.1.2 PLD器件分类器件分类34 2022-1-3CPLD Complex Programmable L

3、ogic Device 复杂可编程逻辑器件复杂可编程逻辑器件FPGA Field Programmable Gate Array 现场可编程门阵列现场可编程门阵列2. 2. 按按集成度分类：按按集成度分类： 可编程逻辑器件（PLD） 简单PLD 复杂PLD PROM PAL PLA GAL CPLD FPGA 500门以下门以下2.1 可编程逻辑器件（可编程逻辑器件（PLDPLD）概述）概述可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术4 2022-1-32.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示 1 1、逻辑元件符号表示、逻辑元

4、件符号表示可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术5 2022-1-3可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示6 2022-1-3可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示7 2022-1-3常用符号常用符号可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示2.2

5、 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示8 2022-1-3可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示9 2022-1-3PLDPLD中或阵列表示中或阵列表示可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术124F=Y+Y +Y2.2 2.2 简单简单PLDPLD原理原理2.2.1 2.2.1 逻辑原件符号表示逻辑原件符号表示10 2022-1-32.2.2 2.2.2 PROMPROM结构原理结构原理地 址译 码 器存 储 单

6、 元阵 列0A1A1nA0W1W1pW0F1F1mFnp2地址译码器：地址译码器：用于完成用于完成PROMPROM存储阵列的行选择。存储阵列的行选择。PROMPROM器件组成器件组成：地址译码器地址译码器 + 存储单元阵列存储单元阵列 + 输出缓冲输出缓冲不可编程不可编程2.2 2.2 简单简单PLDPLD原理原理其逻辑函数是：其逻辑函数是：右式可看成是逻辑与运算，所以右式可看成是逻辑与运算，所以可将可将PROMPROM地址译码器看成是一个地址译码器看成是一个与阵列与阵列与阵列与阵列可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术11地 址译 码 器存 储 单 元阵 列0A1A1nA0W1

7、W1pW0F1F1mFnp2存储单元阵列：存储单元阵列：存放数据，输出函数。存放数据，输出函数。F0=Cp-1,0Wp-1+C1,0W1+C0,0W0F1=Cp-1,1Wp-1+C1,0,1W1+C0,1W0Fm-1=Cp-1,m-1Wp-1+C1,m-1W1+C0,m-1W0其中，其中，C Ci,j i,j 是系数，可取是系数，可取0 0、1 1。 可见，可见，PROMPROM可以表示为：可以表示为：固定与阵列固定与阵列和和可编程或阵列可编程或阵列两个阵列。两个阵列。PROMPROM器件组成器件组成：地址译码器地址译码器 + 存储单元阵列存储单元阵列 + 输出缓冲输出缓冲左式可看成是逻辑或运

8、算，左式可看成是逻辑或运算，所以可将所以可将PROMPROM存储矩阵看存储矩阵看成是一个成是一个或阵列或阵列2.2.2 2.2.2 PROMPROM结构原理结构原理2.2 2.2 简单简单PLDPLD原理原理12与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F与阵列与阵列或阵列或阵列两位输出两位输出可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术两位地址两位地址2.2.2 2.2.2 PROMPROM结构原理结构原理2.2 2.2 简单简单PLDPLD原理原理1314100110021310WA AWA AWA AWAA= = = = =0123WWWW01010110FA

9、AA AFA A= =+ += =问题：问题：与阵列是全译码，产生了全部最与阵列是全译码，产生了全部最小项，而在实际应用时，绝大多数组合小项，而在实际应用时，绝大多数组合逻辑函数并不需要所有的最小项。逻辑函数并不需要所有的最小项。PROMPROM器件组成器件组成 可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2.2 2.2.2 PROMPROM结构原理结构原理2.2 2.2 简单简单PLDPLD原理原理15 2022-1-3与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F使与阵列和或阵列都可编程使与阵列和或阵列都可编程2.2.3 2.2.3 PLAPLA结构原理结构原

10、理 任何组合逻辑函数都可以任何组合逻辑函数都可以化成化成与或表达式与或表达式。 任何组合函数都可以采用任何组合函数都可以采用PLAPLA来实现来实现。新的问题：新的问题： PLA PLA的两个阵列可编程，导的两个阵列可编程，导致软件算法过于复杂，且器件致软件算法过于复杂，且器件的运行速度下降。的运行速度下降。使与阵列可编，或阵列固定使与阵列可编，或阵列固定。可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2.2 2.2.2 PROMPROM结构原理结构原理2.2 2.2 简单简单PLDPLD原理原理161718 2022-1-32.2.3 2.2.3 PALPAL结构原理结构原理0A1

11、A1F0F0A1A1F0F2.2 2.2 简单简单PLDPLD原理原理可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术第第2 2章章 19 2022-1-3PAL16V8PAL16V8结构结构11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619 I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618 I/O61CLK/I02I13I2078150 34 78121115 1619 2023 2427 2831允许输出端再馈入下一个与阵列允许输

12、出端再馈入下一个与阵列。问题：问题：熔丝型，使用不便熔丝型，使用不便可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术可以实现时序系统。可以实现时序系统。2.2 2.2 简单简单PLDPLD原理原理20可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术 2022-1-3第第2 2章章 可编程逻辑器件可编程逻辑器件OLMCOutput Logic Macro Cell 输出逻辑宏单元输出逻辑宏单元逻辑宏单元逻辑宏单元输入输入/输出口输出口输入口输入口时钟信时钟信号输入号输入三态控制三态控制可编程与阵列可编程与阵列固定或阵列固定或阵列GAL16V.5 GALGAL结构原理结构

13、原理21(1)(1)寄存器模式寄存器模式寄存器输出结构：寄存器输出结构：异或门输出经异或门输出经D触触发器至三态门，触发器的时钟端发器至三态门，触发器的时钟端CLK连公共引脚，三态门的使能端连公共连公共引脚，三态门的使能端连公共OE引脚，信号反馈来自触发器。引脚，信号反馈来自触发器。寄存器模式组合双向输出结构：寄存器模式组合双向输出结构：输输出三态门受控，输出反馈至本单元，出三态门受控，输出反馈至本单元，组合输出无触发器。组合输出无触发器。输出逻辑宏单元输出逻辑宏单元OLMCOLMC有三种输出模式。有三种输出模式。寄存器输出结构寄存器输出结构寄存器模式组合双向输出结构寄存器模式组合双向输出结构

14、有两种输出结构有两种输出结构可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2.5 GAL结构原理结构原理22 (2)(2)复合模式复合模式输出逻辑宏单元输出逻辑宏单元OLMCOLMC有三种输出模式。有三种输出模式。有两种输出结构有两种输出结构组合输出结构组合输出结构组合输出双向口结构组合输出双向口结构组合输出双向口结构：组合输出双向口结构：大致与寄存大致与寄存器模式下组合输出双向结构相同，器模式下组合输出双向结构相同，区别是引脚区别是引脚CLKCLK、OEOE在寄存器模式下在寄存器模式下为专用引脚，不可它用。为专用引脚，不可它用。组合输出结构：组合输出结构：无反馈，其他组合无反馈，其

15、他组合输出双向口结构。输出双向口结构。可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.2.5 GAL结构原理结构原理23可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术反馈输入结构：反馈输入结构：输出三态门被禁止，输出三态门被禁止，该单元的该单元的“与与- -或或”阵列无输出功阵列无输出功能，但可作为相邻单元的信号反馈能，但可作为相邻单元的信号反馈输入端。输入端。输出反馈结构：输出反馈结构：输出三态门被恒定输出三态门被恒定打开，该单元的打开，该单元的“与与- -或或”阵列具阵列具有输出功能，也具有反馈结构。有输出功能，也具有反馈结构。输出结构：输出结构：其输出反馈结构类同，其输出反

16、馈结构类同，但单元的反馈无效。但单元的反馈无效。 (3)(3)简单模式简单模式输出逻辑宏单元输出逻辑宏单元OLMCOLMC有三种输出模式。有三种输出模式。有三种输出结构有三种输出结构2.2.5 GAL结构原理结构原理24 2022-1-3 2.3 C 2.3 CPLDPLD结构与工作原理结构与工作原理CPLDCPLD结构结构CPLDCPLD中一般包含三个主要部分：中一般包含三个主要部分： 逻辑阵列块逻辑阵列块-LAB-LAB 可编程连线阵列可编程连线阵列PIAPIA I/OI/O控制块控制块MAX3000A的结构的结构2.3.1逻辑阵列块（逻辑阵列块（LABLAB） 每个每个LABLAB由由1

17、616个个宏单元宏单元阵列组成，阵列组成， 多个多个LABLAB通过可编程连线阵列（通过可编程连线阵列（PIAPIA）和全局总线连接在一起，全局总线和全局总线连接在一起，全局总线由所有的专用输入、由所有的专用输入、I/OI/O引脚和宏单引脚和宏单元馈给信号。元馈给信号。可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术25宏单元宏单元可以被单独配置为可以被单独配置为时序逻辑时序逻辑和和组合逻辑组合逻辑工作方式。工作方式。 逻辑阵列逻辑阵列 宏单元由三个功能模块组成：宏单元由三个功能模块组成： 乘积项选择矩阵乘积项选择矩阵 可编程寄存器可编程寄存器可编程逻辑器件及可编程逻辑器件及EDAEDA技

18、术技术2.3 C2.3 CPLDPLD结构与工作原理结构与工作原理26可配置可配置寄存器寄存器编程编程单元单元 2022-1-3PRNCLRNENA逻辑阵列全局清零共享逻辑扩 展 项清零时钟清零选择寄 存 器旁路并行扩 展 项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2MAX3000A的宏单元结构的宏单元结构2.3 C2.3 CPLDPLD结构与工作原理结构与工作原理时钟时钟/ /使能使能选择选择2.2 可编程连线阵列（可编程连线阵列（PIAPIA）PIAPIA把器件中任一信号源连接

19、到其目的地，所有把器件中任一信号源连接到其目的地，所有MAXMAX3 3000A000A的专用输入、的专用输入、I/OI/O引脚和宏单元输出均馈送到引脚和宏单元输出均馈送到PIAPIA，PIAPIA可可把这些信号送到器件内的各个地方，完成特定任务。把这些信号送到器件内的各个地方，完成特定任务。 图示了图示了PIAPIA的信号是如何布线到的信号是如何布线到LABLAB的。的。到LABPIA 信号可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.3 C2.3 CPLDPLD结构与工作原理结构与工作原理编程编程单元单元2.3 I/O I/O控制块控制块 输入输出控制单元是内输

20、入输出控制单元是内部信号到部信号到I/OI/O引脚的接口部分，引脚的接口部分，可控制可控制I/OI/O引脚单独地配置为引脚单独地配置为输入、输出或双向工作方式。输入、输出或双向工作方式。 图示，所有图示，所有I/OI/O引脚都有一引脚都有一个三态缓冲器。当三态缓冲器个三态缓冲器。当三态缓冲器的控制端接到地时，其输出为的控制端接到地时，其输出为高阻态，此时高阻态，此时I/OI/O引脚可作专引脚可作专用输入引脚，用输入引脚，当接高电平时，输出使能有效。当接高电平时，输出使能有效。 可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.3 C2.3 CPLDPLD结构与工作原理结构与工作原理数据选

21、择器选择一路作为控制使能信号。数据选择器选择一路作为控制使能信号。MAX3000AMAX3000A系列器件的系列器件的I/OI/O控制块控制块292.4 FPGA2.4 FPGA结构与工作原理结构与工作原理.1 FPGA FPGA分类分类 从逻辑功能块结构上分类，可分为：从逻辑功能块结构上分类，可分为： 大部分大部分FPGAFPGA采用基于采用基于SRAM(SRAM(静态随机存储器静态随机存储器) )的查找表逻辑的查找表逻辑形成结构。形成结构。查找表查找表Look Up TableLook Up Table（LUTLUT），），是可编程最小逻辑单元。是可编程最小逻辑单元。 二二

22、 查找表单元结构查找表单元结构查找表LUT输入1输入2输入3输入4输出 一个一个N N输入的输入的LUTLUT可以实现可以实现N N个输个输入变量的任何逻辑功能入变量的任何逻辑功能。可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术查找表结构查找表结构多路开关结构多路开关结构多级与非门结构多级与非门结构 300000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器.2 查找表单元结构查找表单元结构四输入四输入16161 1RAMRAM可编程逻辑器件及可编程逻辑器件及EDAEDA技术技术2.4 FPGA2.4 FPGA结构与工作原理结构与工作原理

23、 一个四输入的一个四输入的LUTLUT可以实现四个输入变量的任意逻辑函数可以实现四个输入变量的任意逻辑函数。312.4.3 Cyclone III2.4.3 Cyclone III系列器件的系列器件的结构与原理结构与原理 2.4 FPGA2.4 FPGA结构与工作原理结构与工作原理IEIE是是Cyclone III FPGACyclone III FPGA器件的最基本的可编程单器件的最基本的可编程单元元322.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 332.4 FPGA

24、2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 342.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 352.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 362.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III

25、2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 372.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 382.4 FPGA2.4 FPGA结构与工作原理结构与工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的结构与原理系列器件的结构与原理 392.2.5 5 硬件测试硬件测试2.5.1 2.5.1 内部逻辑测试内部逻辑测试 2.5.2 JTAG2.5.2 JTAG边界扫描测试边界扫描测试 JTAGJTAGJoin

26、t Test Action GroupJoint Test Action Group联合联合测试行动组。测试行动组。测试引线间隔致密的电路板上集成电路芯片的能力。测试引线间隔致密的电路板上集成电路芯片的能力。 大多数大多数CPLD/FPGACPLD/FPGA厂家的器件遵守厂家的器件遵守IEEEIEEE规范，并为输入引规范，并为输入引脚和输出引脚以及专用引脚提供了边界扫描测试脚和输出引脚以及专用引脚提供了边界扫描测试(Board Scan (Board Scan TestTest，BST)BST)的能力。的能力。402.2.5 5 硬件测试硬件测试2.5.2 JTAG2.5.2 JTAG边界扫描

27、测试边界扫描测试 412.2.5 5 硬件测试硬件测试2.5.2 JTAG2.5.2 JTAG边界扫描测试边界扫描测试 在芯片内部核心逻辑电路与在芯片内部核心逻辑电路与I/OI/O脚间都增脚间都增加了寄存器电路，通过将这些加了寄存器电路，通过将这些I/OI/O上的寄上的寄存器连接起来，可以将测试数据串行输入存器连接起来，可以将测试数据串行输入到被测单元，并从相应端口串行读出。测到被测单元，并从相应端口串行读出。测试关键逻辑。试关键逻辑。可以实现三方面测试可以实现三方面测试 1 1 芯片级测试；芯片级测试； 2 2 板级板级测试；测试； 3 3 系统级系统级测试。测试。422.2.5 5 硬件测

28、试硬件测试2.5.2 JTAG2.5.2 JTAG边界扫描测试边界扫描测试 涉及涉及的端的端口：口：TCLKTCLK、TMSTMS、TDITDI、TDOTDO、TRSTTRST43 TRSE TRSE（测试复位端口）（测试复位端口）2 2 端口说明端口说明 TMS TMS（Test Mode Select,Test Mode Select,测试模式选择端口）测试模式选择端口） TDI TDI（Test Data In,Test Data In,测试数据输入端口）测试数据输入端口） TDO TDO（Test Data Out,Test Data Out,测试数据输出端口）测试数据输出端口） 当器

29、件工作在当器件工作在JTAG BST模式时，使用四个模式时，使用四个I/O引脚和一个引脚和一个可选引脚可选引脚TRST作为作为JTAG引脚。引脚。 TCLK TCLK（Test Clock,Test Clock,测试时钟端口）测试时钟端口）442 2 端口说明端口说明 TDITDI：串行方式输入数据。串行方式输入数据。 一种是指令数据，送入指令寄存器，一种是指令数据，送入指令寄存器， 另一种是测试数据，输入到相应的边界扫描寄存器中。另一种是测试数据，输入到相应的边界扫描寄存器中。 TDOTDO：以串行方式输出的数据有两种。以串行方式输出的数据有两种。 一种是从指令寄存器移出来的指令，一种是从指

30、令寄存器移出来的指令， 另一种是从边界扫描寄存器中移位出来的数据。另一种是从边界扫描寄存器中移位出来的数据。 452 2 端口说明端口说明 TCLKTCLK：边界扫描测试时钟是独立的，与核心逻辑时钟无关，但边界扫描测试时钟是独立的，与核心逻辑时钟无关，但可以复用。可以复用。 TMS TMS：在测试过程中，在测试过程中，TMSTMS控制控制测试电路于数据捕获、移位、测试电路于数据捕获、移位、暂停等不同工作模式。暂停等不同工作模式。该信号在测试时钟上升沿被采集数据，在非测试状态下是高电平该信号在测试时钟上升沿被采集数据，在非测试状态下是高电平。463 TAP3 TAP控制器控制器 TAPTAP控制

31、器的作用是将串行输入的控制器的作用是将串行输入的TMSTMS信号进行译码，使边界扫信号进行译码，使边界扫描系统进入相应的测试模式，并产生所需的各控制信号。描系统进入相应的测试模式，并产生所需的各控制信号。 4 4 寄存器组寄存器组 JTAG BSTJTAG BST需要的寄存器：需要的寄存器： 指令寄存器指令寄存器用来决定进行哪种测试或访问数据寄存器操作。用来决定进行哪种测试或访问数据寄存器操作。 旁路寄存器旁路寄存器11位寄存器，提供位寄存器，提供TDITDI和和TDOTDO的最小通道。的最小通道。 标志寄存器标志寄存器其内容有关该器件的版本号、型号、制造产商。其内容有关该器件的版本号、型号、

32、制造产商。 边界扫描寄存器边界扫描寄存器由器件引脚上的所有边界扫描单元构成。由器件引脚上的所有边界扫描单元构成。47第2章 可编程逻辑器件2.5.2 2.5.2 边界扫描测试标准边界扫描测试标准IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD测试测试5 5 端口上端口上JTAG BSTJTAG BST与器件的关联结构与器件的关联结构 JTAG BSTJTAG BST与器件与器件I/OI/O引脚关联电路是：引脚关联电路是：3 3位字宽的边界扫描单元。位字宽的边界扫描单元。 每个边界扫描单元包括一套捕每个边界扫描单元包括一套捕获寄存器和一套更新寄存器。获

33、寄存器和一套更新寄存器。 485.JTAG BST5.JTAG BST系统与系统与FPGAFPGA关联结构关联结构2.5.2 2.5.2 边界扫描测试标准边界扫描测试标准IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD测试测试第2章 可编程逻辑器件495.JTAG BST5.JTAG BST系统与系统与FPGAFPGA关联结构关联结构2.5.2 2.5.2 边界扫描测试标准边界扫描测试标准IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD测试测试第2章 可编程逻辑器件进入边界测试状态时进入边界测试状态时50选

34、择命令模式时序选择命令模式时序 TCKTCK（Test Clock,Test Clock,测试时钟端口）测试时钟端口） TMS TMS（Test Mode Select,Test Mode Select,测试模式选择端口）测试模式选择端口） TDI TDI（Test Data In,Test Data In,测试数据输入端口）测试数据输入端口） TDO TDO（Test Data Out,Test Data Out,测试数据输出端口）测试数据输出端口）上电后，上电后，TAPTAP处于复位状态，处于复位状态，BSTBST电路无效电路无效从从TMSTMS加数据，使加数据，使TAPTAP进入相应状态

35、进入相应状态51选择命令模式时序选择命令模式时序 TMSTMS端加数端加数据据移出移出IRIR初始化数据初始化数据保持低电平保持低电平，TAPTAP状态不变状态不变0 01 11 10 00 0TMSTMS端为高电平端为高电平522 2.6 .6 FPGA/CPLDFPGA/CPLD产品概述产品概述2.6.1 Lattice公司公司CPLD器件主要系列器件主要系列ispLSI器件系列器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列第2章 可编程逻辑器件2. ACEX系列FPGA3. FLEX系

36、列FPGA4. MAX系列CPLD2 2.6.2 Altera公司公司FPGAFPGA和和CPLDCPLD器件器件主要主要系列系列1. Stratix 系列FPGA2.6.3 Xilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列1. Virtex -4系列FPGA2. Spartan器件系列3. XC9500系列CPLD532.7 CPLD和和FPGA的编程与配置的编程与配置第2章 可编程逻辑器件（1 1）基于电可擦除存储单元的）基于电可擦除存储单元的EEPROMEEPROM或或FlashFlash技术。技术。（2 2）基于）基于SRAMSRAM查找表的编程单元。查找表

37、的编程单元。（3 3）基于一次性可编程反熔丝编程单元。）基于一次性可编程反熔丝编程单元。 目前常见的大规模可编程逻辑器件的编程工艺有三种：目前常见的大规模可编程逻辑器件的编程工艺有三种： CPLDCPLD中采用电可擦除存储单元，一旦被编程，掉电后可以保中采用电可擦除存储单元，一旦被编程，掉电后可以保存。存。 FPGA FPGA中采用中采用SRAMSRAM查找表的编程单元，编程信息保存在查找表的编程单元，编程信息保存在SRAMSRAM中，中，掉电后编程信息立即丢失，下次上电要重新载入编程信息。掉电后编程信息立即丢失，下次上电要重新载入编程信息。又称为又称为重新配置重新配置-ICR-ICR。 同时

38、在不改变电路连接关系情况下，可以对同时在不改变电路连接关系情况下，可以对CPLDCPLD内部改写，内部改写，又称为又称为在系统可编程在系统可编程-ISP-ISP。542.7 CPLD和和FPGA的编程与配置的编程与配置第2章 可编程逻辑器件2.7.1 2.7.1 FPGAFPGA配置配置方式方式 SRAM SRAM的易失性，每次上电时，数据都必须重新的易失性，每次上电时，数据都必须重新配置。配置。FPGAFPGA器件主要有两种配置模式：器件主要有两种配置模式：主动配置主动配置和和被动配置被动配置主动配置主动配置被动配置被动配置ASActive Serial ASActive Serial 主动

39、串行模式，使用串行配置器主动串行模式，使用串行配置器件配件配置。置。PSPassive Serial PSPassive Serial 被动串行模式，使用普通配置器被动串行模式，使用普通配置器件配件配置。置。PPSPassive Parallel Synchronous PPSPassive Parallel Synchronous 被动并行同步模式。被动并行同步模式。PPAPassive Parallel Asynchronous PPAPassive Parallel Asynchronous 被动并行异步模式。被动并行异步模式。PSAPassive PSAPassive Serial Serial Asynchronous Asynchronous 被动串行异步模式。被动串行异步模式。JTGAJTGA模式。使用下载电缆通过模式。使用下载电缆通过JTGAJTGA口配置。口配置。55JTAG配置端口FPGAPS配置端口PC机配置适配电路配置适配电路配置器件配置器件或配置电或配置电路路AS配置端口专用专用FLASHFLASH配置器件配置器件2.7 CPLD和和FPGA的编程与配置的编程与配置第2章 可编程逻辑器件2.7.1 2.7.1 FPGAFPGA配置配置方式方式56此接口既可作编此接口既可作编程下载口，也可作程下载口，也可作JTAGJTAG接口接口 ALT