一种基于LVDS的高速串行数据传输系统设计

1、一种基于lvds的高速串行数据传输系统设计在某型雷达信号处理系统中，要求由上位机(一般pc)实时监控雷达系统状态并采集信号处理机的关键变量，这就要求在处理机与上位机之间建立实时牢靠的衔接。同时，上位机也能对信号处理板举行控制，完成诸如处理机复位、程序动态加载等功能。试验中，处理机和上位机之间的数据传输距离不小于8m。在这种前提下，计算机上现有的串口、并口明显不能满足要求，而20接口工作在高速模式时传输距离惟独3m，其它诸如以太网传输的实时性难于满足要求，光纤通道传输的构建成本又太高。基于此，本文提出了一种采纳lvds高速串行技术的传输计划。数据传输系统计划因为系统要求传输距离大于8m，需采纳平

2、衡电缆。对于两端lvds接口，可以采纳asic和两种方式实现。因为公司生产的virtex-ii系列fpga挺直支持lvds电平标准，本系统采纳xc2v250实现，这不仅省去了专用lvds电平转换芯片，节约了成本，而且可以将系统中其它控制规律集成在单个fpga芯片内，从而降低了设计的难度，提高了系统的集成度和牢靠性。另外，收发接口规律采纳fpga，可以在用法过程中按照需要重新配置传输方向，以动态地转变收发通道的数目，大大增加了系统的可重构能力。囫囵数据传输系统框图1所示。因为数据传输是双向的，信号处理板和pci板都有并串转换发送模块和串并转换接收模块(均在fpga内实现)，两块板卡通过平衡电缆衔

3、接。此外，在信号处理板上，dsp处理机通过外部总线向fpga发送缓存区内写入数据，fpga通过dsp的主机口完成与dsp存储空间的数据交换。在pci板上，fpga通过pci控制器和主机举行数据交换。系统工作原理可表述如下：dsp处理机将处理结果通过外部总线输出到fpga缓冲存储器内，在fpga内完成数据的并串转换，并通过lvds串行接口发送出去。数据通过平衡电缆传输至上位机接收卡。在上位机接收卡内，数据经串并转换后，送至pci接口控制。上位机输出数据到dsp处理板的过程则相反。因为系统要求数据传输上行数据率小于下行数据率，设计中上行数据传输通道数为1，下行数据通道数是4。在传输距离大于8m的状

4、况下，实际单通道数据传输速率达到264mbps。lvds并串转换实现因为fpga是通过dsp处理机的外部总线获得数据的，其数据形式是并行的，所以发送前应将其转换为串行比特流。fpga内实现并串转换和串行发送功能的模块hstx的原理框图2所示。由图2可以看出，该模块有3个输入信号。分离为时钟输入clk、帧同步信号tfr和并行数据tch17：0。其中，clk频率为33mhz，经过数字时钟管理器(dcm)锁相倍频后得到串行模块内部时钟clk1x(33mhz)、clk4xr(33×4=132mhz)和clk4xf(33×4=132mhz)，其中clk4xr与clk4xf反相，与cl

5、k1x同相。输出为三组差分信号，分离为串行数据tch1p：n、串行时钟tclkp：n和串行帧同步信号tfrp：n。输入时钟clk信号升高沿有效，时钟升高沿时，若帧同步信号为高电平，则锁存输入数据tch17：o，延时一个时钟周期开头发送。输出的发送时钟tclkp：n为132mhz，双沿有效。输出串行数据采纳小终端模式，数据低位lsb在前，帧同步信号tfrp：n输出比特序列11110000，用于供接收端同步。2所示，串行发送模块主要由load_gen、out_data、out_fr、out_clk4个模块组成。load_gen模块用来产生并串转换时加载数据的选通脉冲。out_data模块采纳移位寄

6、存器实现数据并串转换。而out_fr和out_clk模块分离用来产生串行帧同步信号和串行时钟信号。这些模块均用法硬件描述语言设计完成。lvds传输电路设计因为lvds总线的传输速率达到264mbps，对pcb布线等方面要求特殊高。本文利用高速电路分析工具 graphics公司的hyperlynx，对lvds传输电路举行了仿真设计，包含传输线阻抗设计、端接匹配、差分信号布线。同时考虑了接插件和传输电缆的挑选对数据传输的影响。lvds信号的摆幅惟独350mv，为驱动的差分信号工作方式，最长的传输距离可以达到10m以上。为了确保信号在传输线中传扬时，不受反射信号的影响，lvds信号要求传输线阻抗受控

7、，差分阻抗为100。本系统应用中，利用高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调节走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。 lvds信号的拓扑可以是点到点单向，点到点双向或总线型(multidrop)。无论哪种应用，都需要在接收端举行端接匹配。匹配阻抗值等于差分阻抗，典型值为100。匹配在这里主要起到汲取负载反射信号的作用，因此，要求距离接收端尽量逼近。在本系统中，利用fpga片内的数控阻抗(digitally controlled impedance)，挺直配置fpga内部端接阻抗值，在fpga内部实现端接匹配。这样做不仅可以便利修改端接阻抗值大小

8、，使端接电阻很好地匹配，而且端接电阻与接收端十分逼近。差分信号的布线是囫囵传输电路设计的难点。普通来说，根据阻抗设计规章举行差分信号布线，就可以确保lvds信号质量。在实际布线当中，lvds差分信号布线应遵循以下原则：1、差分对应当尽可能地短、走直线、削减布线中的过孔数，差分对内的信号线间距必需保持全都，避开差分对布线太长，浮现太多的拐弯。2、差分对与差分对之间应当保证10倍以上的差分对间距，削减线间串扰。须要时，在差分对之间放置隔离用的接地过孔。3、lvds差分信号不行以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但由于缺少参考平面而导致阻抗的不延续。4、尽量避开用法

9、层间差分信号。在pcb板的实际加工过程中，因为层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变幻。因此建议尽量用法同层内的差分。5在设计阻抗时，尽量设计成紧耦合方式，即差分对线间距小于或等于线宽。此外，在lvds传输电路设计当中应该选用适合差分信号的高速接插件，一方面，接插件的特征参数能够与lvds信号阻抗匹配，通过接插件的信号畸变很小；另一方面，能够提供足够的布线空间，设计pcb走线宽度和间距。例如amp公司的zpack hs3系列接插件，在电气性能方面，比较适合高速lvds信号互连。本系统采纳平衡电缆实现长距离传输，然而，因为lvds特别的阻抗匹配要求和极低的时序偏置要求，传统的电缆不能用于lvds数据传输。实验证明双绞线电缆性能最优。短距离(大约05m)应用时cat3平衡双绞线电缆效果