CMOS集成电路中ESD保护技术研究

1、cmos集成电路中esd保护技术研究静电在芯片的创造、封装、测试和用法过程中无处不在，堆积的静电荷以几安培或几十安培的在纳秒到微秒的时光里释放，眨眼功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电庇护模块的设计挺直关系到芯片的功能稳定性，极为重要。随着工艺的进展，器件特征尺寸逐渐变小，栅氧也成比例缩小。二氧化硅的介电强度近似为8×106vcm，因此厚度为10 nm的栅氧击穿约为8 v左右，尽管该击穿电压比3.3 v的电源电压要高一倍多，但是各种因素造成的静电，普通其峰值电压远超过8 v；而且随着多晶硅金属化(polyside)、蔓延区金属化(silici

2、de)、多晶硅与蔓延区均金属化(salicid)等新工艺的用法，器件的寄生减小，esd庇护能力大大削弱。为适应vlsi集成密度和工作速度的不断提高，新颖的nsd庇护构思不断浮现。本文将对esd失效模式和失效机理举行了介绍，着重从工艺、器件和电路3个层次论述esd庇护模块的设计思路。1 esd的失效模式因esd产生的缘由及其对集成电路放电的方式不同，表征esd现象通常有4种模型：人体模型hbm(hu-man-body model)、机器模型mm(machine model)和带电器件模型cdm(charged-device model)和电场感应模型fim(field-induced model

3、)。hbm放电过程会在几百纳秒内产生数安培的眨眼放电电流；mm放电的过程更短，在几纳秒到几十纳秒之内会有数安培的眨眼放电电流产生。cdm放电过程更短，对芯片的危害最严峻，在几纳秒的时问内电流达到十几安培。esd引起的失效缘由主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片浮现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。esd引起的失效有3种失效模式，他们分离是：硬失效：物质损伤或毁坏；软失效：规律功能的暂时转变；潜在失效：时光依靠性失效。2 mos集成电路中常用的提高esd能力

4、的手段2.1 从制程上改进目前从制程上改进esd庇护能力有2种办法：增强esd注入工序和增强金属硅化物阻止层掩模版。这两道工序提高了器件承受esd的能力，但同时也增强了工艺成本。2.1.1 esd注入工序(esd implantation)在亚微米工艺中，引进了漏端轻掺杂工序(low do-ping drain)见图1(a)，这步工序在源端和漏端与栅极重叠的地方生成一个轻掺杂浓度的浅结，可以降低漏端在沟道中的电场强度分布，从而克服因热载子效应(hot carriereffect)所造成的器件在用法长时光后vth漂移的问题。该浅结普通惟独0.2 m左右深，形成曲率半径比较小的尖端，静电通过时，会

5、在该尖端先放电引起结的击穿，导致热失效。采纳ldd结构的mos器件作输出级，很简单被静电击穿，hmb测试击穿电压常低于1 000 v。在输入输出端口处的mos器件上增强esd注入层见图1(b)，esd implantion可以制备深结的传统mos器件，从而提高亚微米工艺下器件的esd庇护能力；在内部电路仍然用法有ldd结构的mos器件。这样在提高器件性能的同时又增强了esd的庇护能力。例如在相同chan-nel width(w=300m)情形下，ldd结构的 nmos器件，其esd防护能力惟独约1 000 v(hbm)；但esd-implant的nmos元件，其esd防护能力可提升到4 000

6、 v。用esd-implant process做的nmos需要增强抽取se参数的步骤举行电路与设计。另外一种esd-implant的办法是在漏结上增强一高浓度注入的p结，使形成的pn结的击穿电压低于ldd结构的击穿电压，静电放电时，会先从该低击穿电压的pn结流过，而不至于在ldd尖端放电，造成损伤。这种办法不需要对mos器件作额外的处理。2.1.2 金属硅化物阻止层(silicide blocking或sali-cide blocking)salicide blocking工艺增强一张掩模版定义salicideblocking区域，然后去除该区域的金属硅化物，使源、漏和栅的方块电阻值复原到本来

7、的值，静电放电时经过大电阻时产生大的压降，同时电流减小，达到提高esd的庇护能力。增强salicide blocking工序，可以极大程度的提升 ic输出级的esd庇护能力，但是salicide blocking工序也增强了工艺的复杂度，而且在去除金属硅化物的同时，会对工艺线造成污染。2.2 从器件上改进器件在不同偏压下的特性和占用的布局面积是考核esd器件的指标。图2是各种用作esd庇护器件的i-v特性图。图2(a)正向工作电压约在0.81.2 v左右，但是反向工作电压约在-13-15 v左右。因此，当相同大小的esd放电电流流经该二极管时，在反向静电压下产生的热量远大于正向静电压情形下产生

8、的热量，即二极管能承受的正向esd电压将远大于反向esd电压。图2(b)mos和图2(c)的esd承受能力与二次崩溃点电流it2有关。当esd放电电流大于该器件的it2，该器件便会造成不行回复性的损伤，且二者的箝制电压普通较大，导致功率较高。图2(d)晶闸管(scr)在正偏与反偏时工作电压都惟独1 v左右。对照4种器件可看出晶闸管的箝制电压更低，所以功耗最小，晶闸管通过相同的电流时占用的面积也小，综上晶闸管是最抱负的esd庇护器件。晶闸管的一次击穿电压较高，约为3050 v见图3(a)，这样在内部电路都被破坏后晶闸管才会导通释放静电压，起不到对电路的庇护作用，所以普通采纳scr与mos器件的组

9、合形成低电压触发晶闸管(lvtscr)，mos器件在击穿后触发scr导通释放静电压，此种组合可有效地将scr的击穿电流降到10 v左右，见图3(b)，从而平安庇护内部电路。2.3 从电路上改进针对esd放电的眨眼电压迅速变幻，借助耦合(coupling)作用使esd防护电路达到更有效率的庇护能力。在亚微米工艺下，输入输出pad处的esd庇护用的mos普通wl的值较大，在布局上常常画成叉指结构。但是，在esd放电发生时，各个叉指不一定会同时导通，若惟独23支叉指先导通，esd电流便集中流向这23支叉指，该器件的esd防护能力等效于惟独23支叉指的防护能力。为克服大尺寸晶体管不匀称导通的状况，可以

10、利用电容耦合作用来使大尺寸晶体管的每一叉指都能匀称地导通。图4(a)利用电容耦合作用使大尺寸晶体管匀称导通，nmos的杂散cgd电容做耦合器件，通过场氧nmos加强了耦合电容的效用，当正的esd电压骤然浮现在pad上时，因为电容耦合作用nmos栅极电压跟着升高，故大尺寸nmos匀称导通而进入骤回崩溃区(snapback region)，esd放电能量便可匀称簇拥到每一叉指来承受，真正发挥大尺寸晶体管器件应有的esd防护水准。图4(b)是电容耦合技术应用于输入级esd防护电路上的一种支配，gcnmos(gate-couple nmos)是esd电流旁通用的器件，尺寸较大。因应用在输入端，故其栅极需经电阻rg(10 k)接地，以使该gcnmos在cmosic工作时是关闭的。另有-nmos衔接成电容状cc加强电容耦合作用。当有正的esd电压在输入pad上发生时，一部分的正电压会经由cd与cc耦合到gcnmos的栅极，栅极电压会经由rg放电到地去，rg的大小会影响栅极电压的维持(holding)时光。gcnmos因而可以达到匀称导通的目的，以提升其esd防护能力。3 结 语mos集成电路esd庇护电路基于工艺级