实验三时序逻辑电路的设计

1、实验三 时序逻辑电路的设计电14 杨天宇 2011010949一、实验目的1、学习时序逻辑电路的分析方法和设计方法；2、熟悉并掌握利用中小规模芯片实现时序逻辑电路的方法。；3、提高调试数字电路的能力。二、预习任务1、根据试验任务要求完成电路设计，包括：（1）查阅元件盒中74HC74、74HC191和74HC161的引脚图、功能表和时序图。74HC74：引脚图：功能表：74HC191（十六进制、异步预置数、无置零）引脚图： 功能表：时序图：74HC161（十六进制、异步置零、同步预置数）引脚图： 功能表（左图）：时序图（右图）：（2） 根据实验二中的建议步骤，并根据本次实验的任务要求，写出电路设

2、计的思路，并根据任务和盒中74系列芯片画出实现电路功能的逻辑图。三、实验任务（一）必做任务步骤1 利用74HC161设计一个六十进制计数器由于需要接入数码管进行显示，因此需要将60分解成个位10乘以十位6，分别用十六进制计数器表示。此处两个十六进制计数器均选用74HC161（异步置零、同步预置数），二者均使用同步预置数来实现六十进制，设计电路图如下，异步置零端口CLR接高电平，经仿真可以实现059的显示。步骤2 利用74HC191设计一个十二进制计数器（011）用两个74HC191（异步预置数、无置零）输出十二进制信号，得到的信号为0至11，需要将其接入两只数码管。由于74HC191为异步预置

3、数，因此需要在输出为12时产生置数信号。设计电路图如下，CLK暂时接时钟信号，经仿真可以实现011的显示。步骤3 用十二进制计数器和六十进制计数器设计时钟电路将前面两个电路进行连接，将分钟的进位信号作为时钟的CLK，经仿真可以实现00：0011：59的显示。步骤4 修改设计实现手动清零可以用学习机上的拨码开关输入0或1，当输入为0时异步置零，输入为1时正常计数。在设计电路图和仿真时用开关替代拨码开关。设计电路图如下，经仿真可以实现手动清零。步骤5 修改设计实现整点报时在54分至00分的区间内，使蜂鸣器工作，使用组合逻辑电路。设计电路图如下，经仿真可以实现整点报时。（二）选作任务1、自动清零电路

4、只要满足在通电时所有计数器置零即可，即在通电时有一个置零信号。可以通过在手动置零端接一个电容实现。当电路通电时，由于电容的端电压为0，故相当于给所有计数器接入了一个置零信号。通电后一段时间，电容充电，成为高电平，电路正常工作。当手动置零时，由于电容端电压的突变其上会形成一个冲击电流，因此需要在电容两端并联上一个电阻。电容和电阻的选取还需在实验时调试。设计电路图如下：2、 对表调时电路当按下START时，需要停止CLK脉冲信号。当START开启时，电路处于正常工作状态，时钟正常显示；当按下START键时，输入时钟信号CLK被封锁，抬起START显示的数字加1，并继续开始正常计数。设计电路图如下：

5、为避免开关接通时的震颤现象，可以采用积分电路以实现滤波功能，以保证按下按钮时只跳变一个数。四、注意事项1、本实验中门电路的工作电压均为5V，由学习机上引出；2、了解芯片的引脚排列，特别注意电源和接地引脚不能接错。若引脚有弯折，调整后再插入面包板中；3、整体电路输出故障时，可分块检查调试；4、学习机上的蜂鸣器BDC为直流蜂鸣器，工作电压为312V的直流电压，蜂鸣器的工作电流约815mA。若门电路不能直接驱动蜂鸣器，可搭建图2驱动电路。五、实验总结时序逻辑电路的设计与调试步骤：1、设计步骤：1、逻辑抽象，画出电路的状态转换图或状态转换表分析题目给定的问题，确定输入、输出变量以及电路的状态数及各个状

6、态的含义，然后画出电路的状态转换表或电路的状态转换图。2、状态化简若有等价状态，就可以将这两个状态合并为一个。等价状态即在相同的输入下有相同的输出，并且有相同的次态。3、检查电路能否自启动根据化简后的状态检查电路能否自启动，若不能则需要重新调整状态关系。4、状态分配根据状态数需要确定触发器的数目，划分模块，然后给每个电路状态分配对应的触发器状态。5、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程在设计具体电路前必须提前选定触发器类型，触发器的类型对于电路的实现有很大影响。本次实验所需要用的集成元件已给定，无需再选择。根据前面列出的状态转换表和选定的元件可以写出电路的状态方程、驱动方程

7、和输出方程，为电路设计做好铺垫。6、根据方程画出逻辑图2、调试方法和步骤：首先应检查理论分析和设计的电路图是否有误，这一部分可以通过仿真验证。在理论正确的情况下，应该检查电路的插接。由于时序电路的搭建比较复杂，因此检查全部接线会耗费大量的时间。可以测量每一部分的电平并与理论值进行对比来排查错误。在检查时应先检查重要的部分，比如锁存器，触发器，状态控制量等。可以将电路分为不同的模块分别进行检验，发现问题时即可在小范围内排查，提高了检查效率。应按从输入到输出的顺序依次检查，当第一部分的电路符合预期时，再检查其所控制的下一级电路。若发现状态不对，则问题出现在这一级电路上，需要检查触发器的驱动回路。由

8、于时序电路的输入电平是在不停变化的，因此在检查某一个芯片或某一部分的时候，需要给其强制设置一个电平，再用万用表测关键点的电平。3、实验收获本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。在实验的过程中，在防抖电路处有了较大的困难。由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。在反复比对效果之后，我确定了电路的参数，实现了防抖功能。通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。六、思考题1、在时序逻辑电路中，可分为同步时序电路和异步时序电路。如果要完成数字钟电路的设计与面包板上的电路搭接，请分别指出二者在设计和实现上的优劣。答：本次实验设

9、计采用异步时序电路方案。当设计为异步时序电路时，由于时序电路中每一个器件都有传输延迟时间，而电路中应用到的门电路非常多，因此以第一个计数器输出为时钟信号的第二个计数器其上升沿将会晚于标准的时钟信号，故在数字显示上不同步。由于所用的异步时钟信号均是十进制和六进制计数器的进位输出，因此不会出现电平在无效区时输入信号改变的现象。当设计为同步时序电路时，由于时钟信号统一接为标准时钟信号，因此所有计数器的改变是同步的，不会出现数字显示有时间差的情况。在面包板上搭接时，由于同步时序电路的时钟输入端要统一接至一处，因此所用的导线会比较多，搭接也会比较复杂，而异步时序电路只需要将前一级的进位输出接至后一级的时

10、钟信号处即可。2、基于数字钟电路的设计和实现，请说明采用同步或异步时序电路的设计方式分别会产生哪些问题？如何解决？答：采用同步时序电路进行设计实现时，由于需要全局布线的时钟信号及储存元件，结构复杂，故在搭线时更容易出错，应更加小心。且由于各个元件的时钟同步，有可能出现竞争-冒险现象，因此需要外接电容构成滤波电路或改变设计以消除这一的影响。采用异步时序电路进行设计实现时，由于容易产生脉冲信号，可能会导致计数器一些错误的跳变，使数码管数字的跳变出现差错。因此需要外接电容构成滤波电路来消除其影响。3、在用按键对数字钟进行校对时，如果出现按一次按键显示跳动多个数字的现象，请设计电路予以解决答：出现按一次按键显示跳动多个数字的现象的原因是按键在按下时会产生抖动，使得在一个极短的时间内会出现多个上升沿，造成计数器接