FIR滤波器的原理及设计

1、1选题2实验讲义实验名称：基于分布式算法的FIR滤波器设计1 .数字滤波器基础知识数字滤波是信号与信号处理领域的一个重要分支，在语音图像处理、模式识别、谱分析、无线通信等领域都有着非常广泛的应用。通过滤波运算，将一组输入数据序列转变为另一组输出数据序列，从而达到修正时域或频域中信号属性的目的。数字滤波器就是用于完成这种信号滤波功能，用有限精度算法来实现的一种离散时间线性时不变（LTI）系统。相比于模拟滤波器，数字滤波器具有以下优点：（1）数字滤波器的频域特性容易控制，性能指标优良；（2）数字滤波器可以工作在极低的频率，可以方便地实现模拟滤波器难以实现的线性相位 系统；（3）数字滤波器工作稳定，

2、一般不会受到外部环境的影响；（4）数字滤波器的灵活性和可重用性高，只需要简单编程就可以修改滤波器的特性，设计周期短。数字滤波器的实现可以采用专用DSP芯片，通过编写程序，利用软、硬件结合完成滤波器设计，也可以采用 市面上通用的数字滤波器集成电路来实现，但这两种方法无法适应高速应用场合。随着集成电路技术的高速发展，FPGA应用越来越普及，FPGA器件具有芯片密度大、执行效率高， 速度快，集成度高等优点，用FPGA芯片作为滤波器的设计载体，可以实现高速信号滤波功能。1.1 FIR数字滤波器特点数字滤波器通常分为IIR（无限冲激响应）和FIR（有限冲激响应）两种。FIR滤波器具有 以下特点：（1）可

3、以做成严格的线性相位，同时又可以具有任意的幅度特性（2）单位冲激响应是有限长的，所以一定是稳定的，因此在实际中得到广泛的应用。1.2 FIR滤波器结构设FIR滤波器的单位冲激响应为h（n） , 0nN1,系统函数 H （Z） = ，h（n）z*n =0差分方程形式为：y（n） = h（k）x（nk） （1）k=0基本结构（直接型）：图(1) FIR滤波器的基本结构21.3结构简化当FIR滤波器具有严格线性相位时，h(n)满足 h(n) = h(N 一 1 一 n)或 h(n) = h(N -1 n)设N为偶数，令s(0) =x(n) _xn -(N -1)s(1) =x(n -1) _xn (

4、N -2)NNNs( 1)=xn-(1)_x(n )222则(1)式可以简化为：NA2y(n)= h(k)s(nk) (2)与(1)相比，所需乘法器数量降为原来的一半。图(2)简化乘法器数量的线性相位滤波器1.4设计规模的改进当滤波器的长度N增加时，可将求和分配到几个独立的M阶并行DA的LUT中。以(1)式为例，设 N = L M ,y(n) = h(k)x(n - k) = h(L l m)x n -(L l m)k=0l =0 m =0这样，长度为N的滤波器实现可以分解为L个长度为M的滤波器，可运用流水线加法器累加 结果。2.分布式算法在很多DSP应用场合中，滤波器系数一般为常数，在这种情

5、况下，可以利用分布式(Distributed Algorithm , DA)算法原理将求乘积和运算转变为移位和加法运算来实现。在滤波器规模比较小的情况下，采用DA算法可以减少电路规模，更容易实现流水处理，从而有更高的执行效率。以(2)式为例，DA算法的基本思想为：在(2)式中， 设 h(k)为常数， 将 s(n_k)表示为B+1位二进制补码形式， 其中， 最高位为 符号位， 用sB(n-k)表示，下标B表示第B位，数值位共有B位，用sb(n-k)表示，其中30 壬 b B -1。即s(n k)=展伊k)(n k)s0(n k)k卜将式中各二进制位按权展开，则有下式成立，s(n - k) = -

6、2BsB(n - k)一 二：sb(n - k) 2bb =0代入(2)式，并改变式中求和的次序，可得Ni2y(n) =Lh(k)s(n - k)捉B4=、h(k)2BsB(nk) sb(nk) 2bk=0b=0NNd1_ 122B4=2B h(k)sB(n-k) h(k广sb(n-k) 2bk =0k =0b =0N24B 4_-2Bp h(k)sB(n-k) 2bp h(k)sb(n-k)k =0b=0k=0= 2Bfh(k),sB(nk) +B 2bfh(k),sb(nk)b=0DA算法的基本思想就是用一个LUT(查找表)来实现运算fh(k),sB(n-k)及fh(k),sb(n-k),

7、则滤波结果可以相应二次藉加权并累加来实现，从而达到提高执行效率的目的。例：无符号DA卷积42用分布式算法计算 y=c,xxW c(n)x(n)，假设3位系数值分别为c(0 ) =2,c(1)=3和c(2)=1,则可得LUT如下:0001*0+3*0+2*0=00011*0+3*0+2*1=20101*0+3*1+2*0=30111*0+3*1+2*1=51001*1+3*0+2*0=11011*1+3*0+2*1=31101*1+3*1+2*0=41111*1+3*1+2*1=6设x(0)=1, x(1)=3,x(2)=7步骤XtXt(1)Xt(0)Acc(t)0111611101421001

8、8进行数值校验：y=c(0)x(0)+c(1)x(1) +0(2) x(2)=18 V图(3)移位加法器DA结构3. FIR滤波器的MATLAB设计3.1设计函数在MATLAB言号处理工具箱中，提供了基于窗函数的FIR数字滤波器设计函数。fir1是用窗函数法设计线性相位FIRDFhn=fir1(N, wc, ftype , window)寄存器累加器+/-5fir1实现线性相位FIR滤波器的标准窗函数法设计。“标准”是指在设计低通、高通、带通和带阻FIR滤波器时，Hd（ej 3 ）分别取相应的理想低通、高通、 带通和带阻滤波器，因此设计的滤波器的频率响应称为标准频率响应。hn=fir1（N,w

9、c）可得到6dB截止频率为wc的N阶（单位脉冲响应h（n）长度为N+1）FIR低 通滤波器，默认（缺省参数windows）选用hammiing窗。其单位脉冲响应h（n）为h（n）=hn（n+1）, n=0,1,2,Nh（n）=h（N-1-n）wc为对兀归一化的数字频率，0v wcv 1。当wc= wc1, wc2时，得到的是带通滤波器，其6 dB通带为wcK w ftndkw*1 QijcrdDtgrt i rsm Fl:I1IB口心 Ygfodli：*!出U 曲 eKtgloefrijefriHl|1）03515625&OSg7O（BTJ1l9149?QlQWIgD.OIO91T4i

10、Sa&7ffi顷。眼颇质。奶制制 EQ35U|4noamED 00542339321 E7BZ3&I-15ciKeaaraodoe?2 的 21 以油似 125圈也。咄及顷0?蜒 1 扪鼓阳 4 印 227|7）ftiracsra0 9T3E 弧 MBCENO闵Q 引 4 眼珈口小祁皿 M3 备炒 90| 可11414（哒湖041 切 0 的 43 咬 SCESC!iirniTotoTm 1zj|iu-dZl|心现3I I3BJ|rlxr3I3 33 I t9BibQ-J| pMJM*ii3 g*3I时i导flhw3 I函*3I |1店：| iompuriing ft&

11、fiponse done图（11）量化参数设置FiBTCovKkwMJ-104. DDS信号发生器DDS为直接数字频率合成技术， 最初由美国学者J.Tierney等人于1971年提出，它是- 种新颖的全数字实现技术，由于其具有频率转换时间短， 频率分辨率高，相位噪声低以及在 频率转变时保持相位连续等优点，在现代通信、雷达、航天航空等众多领域得到广泛应用。DDS的基本结构如图(14)所示。图(14) DDS的基本结构一个基本的DDS结构主要由相位累加器、相位调制器、正弦RO限找表和D/A构成。图中的相位累加器、相位调制器、正弦RO限找表是DDS吉构中的数字部分，由于具有数控频率合 成的功能，又合

12、称为NCO(Numerically Controlled Oscillators)。相位累加器是整个DDS的核心，在这里完成相位累加功能。相位累加器的输入是相位增量，又由于与输出频率fout是简单的线性关系，故相位累加器的输入又可称为频率字输入，频率字输入在图(14)中还经过了一组同步寄存器， 使得当频率字改变时不会干扰相位累加器 的正常工作。相位调制器接收相位累加器的相位输出，在这里加上一个相位偏移值，主要用于信号的相位调制，如PSK(相移键控)等。在不使用时可以去掉该部分，或者加一个固定的相位字输 入。相位字输入也需要用同步寄存器保持同步。需要注意的是，相位字输入的数据宽度M与频率字输入N

13、往往是不相等的，MNum*(2A8)得到：Num*(2A8) ans=Columns 1 through 10 -19629 3 -45Columns 11 through 16 -25 -453 29 6 -19计算出的系数可用于FIR滤波器设计中。-2592 21221292系统时钟115. SignalTap II逻辑分析仪随着FPG如计任务复杂性的不断提高，FPG如计调试工作的难度也越来越大，在设计验证中投入的时间和花费也会不断增加。为了让产品更快投入市场，设计者必须尽可能减少设计验证时间，这就需要一套功能强大且容易使用的验证工具。Altera SignalTap II逻辑分析仪可以用

14、来对Altera FPGA部信号状态进行评估，帮助设计者很快发现设计中存在问题的原因。Quartus n软件中的SignalTap II逻辑分析仪是非插入式的，可升级，易于操作且对Quartus n用户免费。SignalTap II逻辑分析仪允许设计者在设计中用探针的方式探查内部 信号状态， 帮助设计者调试FPG如计。SignalTap n逻辑分析仪支持下面的器件系列：Stratix n、Stratix、Stratix GX、CycloneH、Cyclone、APEX n、APEX20KE、APEX20KG APEX20K、Excalibur和Mercury。在设计中嵌入SignalTap n

15、逻辑分析仪有两种方法：第一种方法是建立一个SignalTap n文件(.stp)，然后定义STP文件的详细内容；第二种方法是用MegaWizard Plug-InManager建立并配置STP文件，然后用MegaWizard实例化一个HDL输出模块。6. FIR滤波器IP核使用QuartusII中提供了高性能FIR滤波器的IP core供设计人员使用。用户界面如图(15)所示。12图（15） FIR IP核设置界面FIR IP核有丰富的控制信号，详细说明如下：F If! Co nipt ler Signals (Part lot 2)SignalOirectianOescnplionelkIn

16、putClock signal u&edl to而困all intgirnai FIR filer俾骅怕rs.enat-leInputActwo high ckadc onabto slgnad. Thus pin appears wlieni the Add global deckimiblfl pin option, its salsctod on tho Pramffterizo FIR Compiler pajge. (TheAvalocirST registers are HOT conri&ctecl io this elode enaMe.jrtaex_nInpu

17、tShromus aettva nowsignal. Rasuls the Flfl Ilnar conlfoi dreufton ttw rising edgw of elk. This signal should lasl kxigar than cm clock cyd.ast_sxnlr*ady,OutpuftAsuirted by m&FlA M&r whan rt l abka la accept data In the currant dockeyefeaaidInputAsserted wheninput data isvalid.WhenasL_5inL_va

18、lLd isnotasssrtad,me FlA piroosl ng is stoppad H new data is required and no dala is Itfft in t丽Awaton-ST input FIFO. Ottwmise. the FIR prwvssing cortmues.Input&ampla n印1 data.tn/tMiirks |h# start pf flis incoming rnpl grvup Tti start of ptfidwt (SOP) isinlsrpreted as a sample from dhannel 0.a3t

19、_5ink_e3pInpulMarks ihs &rKl ol tMincoming sample group. Il tber isdata associate witi Nchannels, flic nd(EOP) irost b hiih when lh samplebeloingirig to lhe Iasi channel ithat is. channel N- V. ts presented at the daiairi|M/i-13EQEOutputEmgr sinl ind$calirp Araloo-ST prolocal viol-alicos on Iti

20、sink side;00: No errorcn； MilinaSOP10: Missing EOP11: Unexpected EOPOtti-er types of erors are also marked as 11.14FIR Compiler Signes (Part 2 of 2)esc 5 ource rzidvInputAsserted by the dowrsTream module If it is abl Io accprt data.OutputAssortW b/ tht Fl A fillw when there- is vaJld dat3 to output.

21、OutputIndiates til# index of ths channel whose result ts presented al th data output.The widlh of this stynaJ log：mjmbercri ctiannelsi.a s t_so u rOutputFirter outpul. The data width 4wpsn&ars wtien mutipEcoefficnt s-ls ar ucd.j The wiclth of this signal =lognumbec of coefficiwit sets.cot_in_cli

22、cInputClock to reload coefficients whan coefficients ar自stored in memory. (Appearswhen (tie Coefficient Road option is slctd aindth Use Single Clock option isrot selectedi Thi3 dock candifferent than elk.InputSelects whicti coefficient to ba佗I。更拒d. i Appears whan muFl:p&cotkaertsts aE usd and the Coefficient Reload option is slctad. Tha width of this signal = lognumber of coethcM ts)czef_mInputInput coefficient value when reloading coeffiaenl. Appears when thm CoefficientRsoad option is selectedIn