VerilogHDL十进制计数器试验Quartus非常详细的步骤

1、实验二十进制计数器实验该实验将使用Verilog硬件描述语言在 DE2-70开发平台上设计一个基本时序逻辑电路Quartus工具设计硬件的基本流SignalTap II实际观察电路运资料个人收集整1位十进制计数器。通过这个实验，读者可以了解使用程以及使用Quartus II内置的工具进行仿真的基本方法和使用理，勿做商业用途个片上的逻辑分析仪，可以通资料个人收集整理,行输出情况。SignalTap II是Quartus工具的一个组件，是勿做商业用途过JTAG电缆将电路运行的实际输出传回Quartus进行观察，从而省去了外界逻辑分析仪时的很多麻烦。实验步骤3.1 建立工程并完成硬件描述设计程。参看

2、图 3-2 o图 3-2 选择 New Project Wizard打开 Wizard之后，界面如图 3-3所示。点击 Next,如图3-3。图 3-3 New Project Wizard 界面3 .输入工程工作路径、工程文件名以及顶层实体名。这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定的工程名与顶层 实体名都是 Counter10,输入结束后，如图 3-4所示。点击 Next。图3-4输入设计工程信息.v文件）4 .添加设计文件。界面如图3-5所示。如果用户之前已经有设计文件（比如那么再次添加相应文件，如果没有完成的设计文件，点击Next之后添加并且编辑设计文件图3-5添加

3、设计文件5 .选择设计所用器件。由于本次实验使用 Altera公司提供的DE2-70开发板，用户 必须选择与DE2-70开发板相对应的 FPGA器件型号。在 Family 菜单中选择 Cyclone II, Package 选 FBGA , Pin Count 选 896, Speed grad渍料个人收集整理，勿做商业用途选6,确认Select th& 砧加岁 and 加稀南力I 砧 target 修 COMpihliOn.Device ilanilyT/geSev 匚吧Auto device- detected the Fittai1* Specific device sdeed

4、in Available devices' listShow in 'Avalable dtevice' listPackage：| FBGAPin count:|三Spaed g 3dB.1T* Show advarced devices I H 空 dCgp ccimpcflibl&'Onl(Back | Fim sh图3-6选择相应器件6 .设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。本次实验中不使用这些工具，因此点击Next直接跳过设置。如图 3-7图3-7设置 EDA 工具7 .查看新建工程总结。在基本设计

5、完成后，Quartus II会自动生成一个总结让用户核对之前的设计，如图3-8所示，确认后点击 Finish完成新建。图3-8新建工程总结在完成新建后，Quartus II界面中Project Navigator的Hierarchy标签栏中会出现用户正 资料个人收集整 理，勿做商业用途在设计的工程名以及所选用的器件型号，如图3-9所示。Project iNavigator: * xEnti ty1底 Cyclone II： EF2CTOF8fi6C6" CoimterlO图3-9观察正在设计的工程8,培养良好的文件布局。点击菜单项 Assignments->Device ,选中

6、 Compilation Process Settings选项卡，勾上右边 资料个人收集整 理，勿做商业用途的Save Project output files in specified directory ,输入路径（一般为 debug或者 release）,如图 资料个人收集整理，勿做商 业用途3-10所示。图3-10指定单独的编旺冲果文件目录（相对路径）9,添加所需设计文件。点击菜单项 File->New 或者点击图标新建一个设计文件，选择Verilog HDL File ，资料个人收集整理，勿做商业用途如图3-11所示，点击 OK。建立 Verilog源代码文件。图3-11选择设

7、计文件类型输入如下Verilog HDL语言的设计代码：module Counter(iclk,rst_n,q, overflow);input iclk;input rst_n;output reg 3:0 q;output overflow;always (posedge iclk or negedge rst_n) beginif(rst_n) q <= 4'h0;elsebeginif(4'h9 = q) q <= 4'h0;else q <= q + 4'h1;endend assign overflow = 4'h9 = q

8、;endmodule10.保存设计。点击菜单项File->Save、点击或者使用快捷键 Ctrl+S保存设计，资料个人收集整理，勿做商业用途如图3 -12所示。给设计文件命名存。Counter,与模块名相同，注意不是图3-12保存设计文件11.分析与综合。点击菜单项Processing->start->Start Analysis & Synthesis、点击图标 资料个人收集整理,7tM罐脸圈挈即ODE-38想碑C0DEU8 - Q/ECODE/8 - Q诬COD员38讲FruceEsingTools Window Help颉或者使用快捷键 Ctrl+K执行分析与综

9、吊Ctrl+LA St ：=Q_ t Compilati on_ AiL：dlyze Current FileStart AiLiily'si e & El ：±b or at i onUjid：±+ e Memory Ini + i ：±li i：±ti on FileStart AiL：±lyEie 由 Sj-TithezieCtrl+KCompilati on ReportCtrl+RS t ：=Q_ t P ：=lt t i t i on M er ge工!fg| 髭甘 msagr”比3 酢3-13执行二Start An

10、alysis -Synthesis （开始分析与综合）一Inz I-: '_zizLaDa: quaztusjuap - -retfa._Be：ctingaJI ile3*on -wz-iteBeEtiELgrafileawDfi CDunterlO -c ComirterlD 析%综合完成后广编译为错丁错误原因如图；3-14二所示6 Error: Top-level design entity bu.osntierlD 1-9 undefinedE Errors Quartan II Afuilysis c Syntheais xij una-ucoea3fulr 1 triErP

11、Q图3-14分析与综合错误原因顶层实体 Counter10未在源码中定义，必须更改顶层实体为Counter,这在多文件的工程中经常需要用到。将左侧的Project Navigator切到Files标签，对着 Counter.v文件右击，选择 Set as料个人收集整理，勿做 商业用途Top-Level Entity，如图 3-15。Fil«sL.dbQRemove Fil® £r&m ProjectSet 笈s Top-Level Enti ty£reite Symbol Fil科5 fsr Current File Create AML Inc

12、lui& Files for Current Fil&Proper ti.Open in MQn "indo*/ Enatle Decking Close曲Hierardy j 一界鼠 J Design Un依图3-15重新指定顶层实体12 .重新执行分析与综合，结果如图3-16,出现了 12个警告，这是因为qsf文件中记录的顶层实体在这一步执行时还未更新。图3-16分析与综合结果（第二次执行）如果再次执行分析与综合，无论你是否删掉原先的编译结果，都会完全成功，如图 3-17图3-17分析与综合结果（第三次执行）3.2电路仿真13 .功能仿真。它是为了检查设计是否在理

13、论上达到预期功能，该仿真不考虑期间实际物理特性。首先创建仿真输入波形文件。仿真时需要对顶层实体的输入管脚提供激励信号，在 Quartus软件中可以通过波形文件方便的输入。点击菜单项File->New->Vector资料个人收集整理，勿做商业用途Waveform File ,如图 3-18 所示。图3-18创建波形文件14. Cowper v| 尊 Cornpiafcti R eport - Flow单击Insert Node or Bus后，出现如图 3-20所示对话框。添加信号结点。在空波形文件中点击右键，如图 3-19进行选择（或者直接双击）图3-20添加结点对话框选择Node

14、 Finder按钮可以从结点列表中选择我们需要的，而避免一个一个输入结点的麻烦。JTudc Find心 eNtfhed |ELook ih Sninl.ei|-J G'J&tcrrizE.*V niclude 乱ibenRiesOKNodes Found:NameSelectiNamed pLook in如二匚必上修|CuStwrizB.NMe Found. . Q Include subentii日S elected Nodes;Cancel"qnnen- IName事超gnnngnh Ticlkverilowqq0151 电 哂 rit_hUnassigned U

15、na&igred Unas$igned Unassigned Unassigned Unassigned Una5signed UnassigreditCI： c c图 3-21 Node Finder 对话框Fitter选才i Pin:all,点击List按钮。出现如图 3-22所示的结点列表。Ifode Finder列出所有的引脚信 号！3-22结点列表将所有结点加入右侧Select Nodes栏中。完成后如图图简单起见，可以直接点 >>按钮, 3-23所示。点击 OK按钮确认。NamedLook ih.| 匚 ouHerljNodesFotrid;Name三Ffter

16、. |Fm allCustwnizB.详 include ubentiivsOKCancsliclkUnasigriBdkoverflowUnaignedcqUnas$igredcqaiUnassignedc中1Undesignedc眼Unassignedca3Unassigned匚 “Unasjignsd11 (MiA*gnnner抬 I TName| AsagnmentsTg ICountsrtdkUnBssignEidllr"|Counter|oveiflowUnasisignEidl03 ICwnteilqUna$siflnedDa ICounterlqLOUnassigne

17、d0t>|Ccunterkj|l)Unassigned03|Cojnter|q2Unassignedl"L|CotJrtter|q3Unassigned0_z ICouMe巾图jiUnsignedlrSelect N。曲斩Jfode Finder图3-25波形文件图3-23添加结点到右侧点击OK后返回添加结点对话框。如图 3-24所示。Insert Node or BusNanfie:Ijjpe:Value type:Hadix:Bus width：Start index:口即和即 code count 非 binary count图3-24添加结点后的对话框点击OK确定，波形

18、文件将如图 3-25所示。15.将iclk设为方波。右击 iclk信号，选择 value->clock.,如图3-26所示。资料个人收集整理，勿做商比用途CuiCtrl+X0 PFCU1+C£asteEel«teDelSelect Entirt W&vtf0rm<rlk A d jInsert01UliGroupingUi splay F KodesGroiurp (fid Bus Bi I QriirLocatePropertiesStretch cr Compress Wave fora Interval .Offset Wavefor* Inter

19、val .Ctrl+Alt+SCtrl+AltK)Unini ti ali z«dCtrl+Alt+V*Forcing Unknown Qf)Ctrl+XLt+I*Forcing Low (Q)Forcing Nigh(1)Ctrl+AltH)Ctrl+Alt+1*Ha gh Impedance 也)Ctrl+KLt+Ztte：=ik Unknown Qt)Ctrl+Alt+*Weak Low Weak Kigh ®Ctrl+Alt+LCtrl+Alt+KD&n t Cire 口Ctrl+kLt+I)InvartCtrl+*lt+lCost Iftlut s .Ct

20、rl+jat+v门。吟.Ctrl+KLt+KArbitrary Vais ,Ctrl+Alt+BCtrl+W-t+K图3-26将iclk改为方波在弹出的 clock设定对话框中把周期调整为20ns,如图 3-27。Duty cycle的意思是占空资料个人收集整理，勿做商业用途Clock比，即是指高电平在一个周刊之内所占日勺时间比毕。Time 由Start time: |0End time: l ,0Cancel图3-27时钟的周期设置O强制设为资料个人收集整理，勿做16.将rst_n改成低20ns后持续高电平。选中 rst_n看号，单击左侧图标商业用途高电平。在波形上拖动鼠标选中前20ns,单

21、击左侧图标 强制设为低电平第34页共208页完成后波形如图3-28所示。输出波形可不管。卷 CDunAa.v| 尊 Conpialion Report - Flow Summiy-冠 Wawfgwl .vwfA1 片 嚼T花五蚓图3-28波形文件17.保存波形文件counter.vwf,如图3-29,这里的命名可以随息。图3-29保存波形文件18 .波形文件生成后，直接点击仿真按钮会提示错误，见图 3-30,这是因为没有先产 生功能仿真网表。图3-30未生成网表错误19 .要生成功能仿真网表，首先设置仿真模式。点击菜单项Assignment->Settings ,选资料个人收集整理,勿做

22、商业用途中Simulator Settings选项卡，出现图 3-31所示对话框。在 Simulation mode中选择 Functional,资料个 人收集整理，勿做商业用途Simulation input选择刚才建立的波形文件，完成后点击 OK。|功能仿真与时序仿真之区别！S Emulator SctlingsOK I DncdSett itie Counter I flCaiegoijj：GeneralFde5LtM能Device-'OperahnQ Settings and CondiiionsVdtageTsmeratuie+ Compilatan Piocess S eH

23、ings- EDA TMl SellingsDesign Entiy/SynthesSimulationTiming Anasis：Foimai VerificahonPhysical 5如曲自曲BMrd-Level- Analysts t Synthesis SellingsVHDLInpuVefitog HDL InputDefaiit Parameters5H 由 esis Nellist OpUmizaiiom-Filer SefltingsPhflpsicd SynUhesis Oplinnizions三 Timing Analysis SettingsTimeQuBst Tilin

24、g Analyzer*' Classic Timing nalyzar SettingsAssetnfolBrDesign AssistantSiialTap II Logic Analyzer5配 4修隅 修叫己收一1i- （一：与mulaia 5越鹏> .Simulation Verihcaiion Simulationi Output FilesPofcMerPlay Povwi 白幅蜘自 5 已也ng*图3-31 仿真模式设置对话框点击菜单项 Processing->Generate Functional Simulation Netlist ,产生功能仿真所需的网

25、 资料个人收集整理, 勿做商业用途表，参看图3-32L70_Tut o r ial/Count ex lO/Ccunt 1FrocesEingTools Window HlperlO - CountCtrl+LA Start CcimpilationAnalyze Corr ent FiStartUpdate Nenor7 Ini tisliz4ticn Filt金 Compilation KepArtCtrl+RSt.art Compilation and Simulti «nCtrl+Shift+KGenerate Functional Simnlati on Uetli st匕

26、 Start SimulationCtrl+I图3-32生成功能仿真网表的操作菜单项图3-33功能仿真网表产生结果显示图20 .点击菜单项 Processing->Start Simulation盘工具按钮启动功能仿真。如图 3-34,资料个人收集整理, 勿做商业用途完成后结果显示如图3-35 o70_Iutor ial/CounterlO/Counter 10Count er 10 - SiAulatioit Report -ProcessingT&ol e Wi ndowCtrl+Shift+CA Start CtMnpil&tianCtrltL密 Compilati

27、on Report Flpw SuitAnalyze- Currentulati on fStart.mulatioriL mode. Func tionfily1Pd或te Memory Ini ti-ali on FileQ) Compilation ReportCtrl+RSt«rt CcKmpilati on and SimulationCtrl+Shi ft+K .£巨jn包rwl让 FiiTLUticijn虹 Eimulsaiti 由m XT型tliqtStart SifflulatiraCtrl+ISimulati on Debus仿真菜单项与按钮图3-35仿

28、真结果21 .配置引脚。仿真完成后，确认功能正确后，可以进行分配引脚的操作。根据所提供的DE2-70用户指导手册，将计数器的q输出配置到DE2-70开发板的4 个绿LED文档来自于网络搜索犹律怎SW0（参文档来自于LEDGREDG0overflow 接 LEDG4 ,_rst_n 接 KEY0 , clkX 4一图3-36 分配引脚图注意：clock相关：DE2_70开发板没有办法直接输出低频方波，使用开关手动控制22,完成引脚分配后，全编译文件。点击菜单项Processing->start compilation、点击图文档来自于网络搜索第37页共208页编译结果如图图 3-37 执行

29、 start compilation3-38所示。图3-38全编译结果显示23.时序仿真。其主要用途是查看实际设计的电路运行时是否满足延时要求，时序仿真考虑了电路实际运行的延时等因素。单击菜单中 Assignment->Settings ,选中 Simulator Settings 选项卡，在 Simulation mode文档来自于网络搜索中选择Timing, Simulation input选择刚才建立的波形文件，完成后点击OK ,如图3-39。文档来自于网络搜索Sett lues Count cr100KGeneralFiesLbaii的 口耽 ins- I Operatrg Se

30、lhngs -and CondilioniVotageT empeialure- 4- Compialioin Process Setthgs ，EDA TodSelhnggDesign EnlryZSynlhe 如SimuldtoriTimingFormal Verilic； al ionPhysical Sjrtheag R。0dLe2- Anal$is & Syrthew SeithgsVHDL InpulVeribgHDLIrtdt Hadt ParamBtarsSjjmlhcsii NeHi 0 piiniiz-otbns .-Filer SettingsPhysical S

31、yrKhesi, piimizations - Imngnash beltingsTiniEQuesl Tinging Ana fl Clsssic I FTihg Anafcpzer Setfinjp A$gfnblefDesign Asststant ignatTap II Logic naerL 口 国 An 的zer intcddGt： 包 3舟心旧SdlinsiSimulaibon VatficationSimuhiban QutpUt Fles P weiPla Power Analza Seihngs图3-39仿真模式设置对话框(时序仿真)特别注意：图3-31和图3-39区别了功

32、能仿真和时序仿真。如果是 8.0版，在左侧带问号的Quartus II Simulator (Timing)处右击 start,启用时序仿文档来自于网络搜索真，如图3-40A.I GK3口 o* : |Fu11 Design- Fitter (Mace & Route) AMMWMtLwr (Gnerite pror&rimirLg file，A Classi c lining JmalysisA EDA Ketlist WriterProgram Devi ce Fr ogrmmer)臼3 Ver i fy De打珈一"-二 g SinulDesi gn!u 就 t

33、uw II如果是k EDA ML Simiz :由_.一 a EDA Gat ©-LevStartJU图3-40A启用时序仿真7.2版，由于没有 Tasks窗口，需要在 Processing->Start菜单按照 AE 的步骤文档来自于网络搜索图3-40B时序仿真的后五步操作图解仿真结果如图3-41图3-41仿真结果图玲 Masler Tme Bar 17.525 ns * | Painter G1.-49 ns Inflarvai:13.97ns StartEnd:图3-42时序仿真波形24 .将设计下载在FPGA中。完成设计后就可以下载到板上实际运行，点击菜单项Tools-

34、>Programmer或点击图标 侬*打开程序下载环境。点击start开始下载。（参考实验一）文档来自于网络搜索25 .手工拨动SW0,测试实验结果。3.3逻辑分析仪SignalTap II的使用26.首先将手工开关时钟换回50Mhz的时钟，否则由于时钟过于低速，SignalTap II抓取不到波形。方法是在引脚配置中将iclk指定AD15,之后全编译工程，并且下载运行！可以看到绿灯有 5个在亮，最左边的暗一点，如图 3-43A所示。否则，很可能是引脚分配出错，如图 3-43B中出现了 Y27设成了 V27的错误。图3-43A 5个灯都亮，正确。图3-43B只有4个灯亮，错误。27.新建

35、 SignalTap II文件。点击菜单项 File->SignalTap II Logic Analyzer File文档来自于网络搜索SOPC Bolder Sy灿函图二 Design FlesAJHDL FileBlock Diagpam/Schematic FileEDIF FilsState Machine AleSy就唧Veticg HDL FieTel Script AleVerXog HOL FileVHDL File回 Merftory F也专Hexadecimal |lntel-FoimatFileMenwy Im闾iwMQn File-Verifcdtion/Dti

36、bugging Fiesln-S$iem Sources srnd Piobes FileLogic Analyzer Interface FieSignMT ap H Logic 阳闻ywer FileVector Wavefonn File«- Othei FitesAHDL Include FileBlobk Symbol FieChain Description File界岑 Desiyi 山淳 FieText FileOK Cancel图3-44新建逻辑分析仪文件图3-45逻辑分析仪文件由于窗口界面面积较小，可以通过文件左上角的|目按钮将文件子窗口与主窗口分离。28 .选择硬件，首先连接号DE2-70,然后在文件右上的Hardware下拉菜单中选择文档来自于网络USB-Blaster,选好后应能自动识别出Device是EP2c70。选择后的情况如图3-46所示。搜索J TAG Chain Corhguration: JTAG readyHardware:USB BIaer USBOjDevice:1： EP2C70 (OhOSOBBODD)Scan Chain>> SOF Manager图3-46选择硬件环境29 .选择逻辑分析仪时钟，本实验中就以计数器时钟作为逻辑分析仪时钟。确认左下角的标签页是 setup