CMOS数字集成电路设计_八位加法器实验报告VIP

1、CMOS数字集成电路设计 课程设计报告院:业：*姓 名： Wang Ke qin指导老师： *号：*期： 2012-5-301、 设计要求 错误!未定义书签。2、 设计思路 错误!未定义书签。3、 电路设计与验证 错误!未定义书签。(1) 1位全加器的电路设计与验证 错误!未定义书签。1) 原理图设计 错误!未定义书签。2) 生成符号图 错误!未定义书签。3) 建立测试激励源 错误!未定义书签。4) 测试电路 错误!未定义书签。5) 波形仿真 错误!未定义书签。(2) 4位全加器的电路设计与验证 错误!未定义书签。1) 原理图设计 错误!未定义书签。2) 生成符号图 错误!未定义书签。3) 建

2、立测试激励源 错误!未定义书签。4) 测试电路 错误!未定义书签。5) 波形仿真 错误!未定义书签。(3) 8位全加器的电路设计与验证 错误!未定义书签。1) 原理图设计 错误!未定义书签。2) 生成符号图 错误!未定义书签。3) 测试激励源 错误!未定义书签。4) 测试电路 错误!未定义书签。5) 波形仿真 错误!未定义书签。6) 电路参数 错误!未定义书签。4、 版图设计与验证 错误 !未定义书签。(1) 1 位全加器的版图设计与验证 错误 !未定义书签。1) 1 位全加器的版图设计 错误!未定义书签。2) 1位全加器的DRCB则3证 错误！未定义书签。3) 1位全加器的LVS验证 错误！

3、未定义书签。4) 错误及解决办法 错误！未定义书签。(2) 4 位全加器的版图设计与验证 错误！未定义书签。1) 4 位全加器的版图设计 错误！未定义书签。2) 4位全加器的DRCB则3证 错误！未定义书签。3) 4位全加器的LVS验证 错误！未定义书签。4) 错误及解决办法 错误！未定义书签。(3) 8 位全加器的版图设计与验证 错误！未定义书签。1) 8 位全加器的版图设计 错误！未定义书签。2) 8位全加器的DRCB则3证 错误！未定义书签。3) 8位全加器的LVS验证 错误！未定义书签。4) 错误及解决办法 错误！未定义书签。5、 设计总结 错误 ！未定义书签。设计要求本次设计要求实现

4、一个8位的加法器，通过从前端到后端的设计过程，了解 数字集成电路设计流程，熟悉 Linux系统及其相关软件icfb的使用，加深对数 字集成电路前端设计的认识。设计思路基本单元选用复杂cmos电路实现的一位全加器，采用 pmos与nmos网络完 全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位 全加器级联成一个8位全加器。- FA, r FA- - FA- - FA, - C产GnS? S?SfSqFigure2-11位加法器级联图如图所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好 处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较

5、好 设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎 刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中， 最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是 进位旁路。由于是初次接触icfb ,对版图还不是太了解，本次试验采用最简单 的直接级联形式。三、电路设计与验证（一）1位全加器的电路设计与验证1）原理图设计Figure3-1 1位全加器的原理图（镜像型）如图所示，为采用镜像型1位全加器的原理图。其中A、B为两个输入信号 也即两个一位加数，Cin为前一位的进位输入信号，Co为当前的进位输出信号， So为和输出信号。2）生成符号图

6、I1_full_adderulLaFigure3-2 1位全加器的符号图如图所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin,右侧为输出信号，Co和Soo3）建立测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view ,建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相 应的符号。cydl u 髭projcc 1利口 ng 加01，=/。力£_|1_。回4口 力B-erlluy HDL fur 'uriykeqifiZ"> "urie_Fiil l_diy-

7、'uiiutluricl "t i 刖户个 ra f- tnsr/l inp豆"mdduLe one _FuI 1 idlg fa-b,c 1二 owtput m尸 t> f 二士 r*S a.- be* initial b&qm ei1 3 b-1? c=l;endalways beqiln林40 1;心应 W90 a-O；blj 韩律口 =l*b=l* end abe9i nttWU C=ll HUO G-Ojend/cnduiudijl cRnriwodulaFigure3-3 1位全加器的测试激励如图所示，为用verilog编写的1位全加器的测

8、试激励。初始状态三个输入 信号都设为1,之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输 入中，全0、全1、两个1、一个1的所有情况。4）测试电路Figure3-4 1位全加器的测试电路（模拟）Figure3-51位全加器的测试电路（数模混合）如图，、所示，为1位全加器的测试电路，为加模拟信号激励，为加数字信 号激励。从中比较可以看出，当输入信号较多时，才用数目混合测试要比采用模 拟激励测试要方便，电路会简单些。所以在接下来的4位全加器和8位全加器测 试电路中，均采用数模混合方式。5）波形仿真Figure3-6 1位全加器的仿真波形aFigure3-71位全加器的仿真波形 b如图，

9、、所示，为1位全加器的仿真波形图。从图中可以看出，仿真波形结果 与真值表相符合，从图中可以看出1位全加器的延时为.（二）4位全加器的电路设计与验证1）原理图设计4位加法器的原理图Figure3-8如图所示，为4位加法器的原理图设计。4位加法器采用4个1位加法器直接用联，前一级的输出直接连到下一级的输入。左侧为四位输入信号A3:0、B3:0和进位输入Cin,右侧为四位输出信号D3:0和进位输出Co.2）生成符号图Figure3-94位加法器的符号图如图所示，为检查并保存4位全加器原理图后生成的符号图，左侧为输 入信号A3:0、B3:0、Cin,右侧为输出信号，Co和D3:0。3）建立测试激励源为

10、验证原理图是否满足逻辑要求，新建一个关于激励源的cell view ,建立functional文件，编辑测试激励源的verilog 文件，遍历真值表，并生成相应的符号。1 os ACDL >Po 产 B- ariiakaECi 1 n>3! * FoujF'Pu 1 1o -b * Pui-»1l 1 an a L pii '匕1 .O |w SM i=ndl_a 1 Sr f 1=1 lJ r_干.1 1 _ id & Tl C 2 _«匕* 匚。：尸遏/-尸 CnZi F Lbs QT Lj-k 口 L a r-h L -t. 3-

11、riM -LJ/r 1.- l+K电）-J k rj. !- *mA3巨七十二 匕1=1 口 鼻HUU 4 L 5工 口售4 ' bJJTH 手*A0 r小门：|=a mc、3 二 *al 皿 3¥!d曰 b e g 1 «-iHFIQ bHl 广一£ - In1 042 40 tr C 3 5 2 J = 2 " a二：X J。1 * 匕 h-3- B I±i -4 1 f I# q 口 匕匚1：O 口 = N r trOiL 二 HUO b LJL j w = 2 - bdJJ了irndcltiidH卜日口 Am *yu .=15

12、,HfiO 。20*Figure3-10 4位全加器的测试激励如图所示，为用verilog编写的4位全加器的测试激励。初始状态进位输入 设为0, a3:0设为1001, b3:0设为0111;之后分别给每一位加数不同周期 的脉冲信号，使得激励信号能够遍历所有的情况。4）测试电路Figure3-11 4位全加器的测试电路（数模混合）如图所示，为4为全加器测试电路，采用数目混合形式。从图中可以看出， 采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲, 简洁、方便。5）波形仿真Figure3-124位全加器的仿真波形如图所示，为4为全加器的仿真波形图，从图中可以看出，仿真波形结

13、果与 4位全加器真值表相符合。其中，关键路径上的延时为，延时较大，这与每一级输出都加入一个反相器有很大关系（三）8位全加器的电路设计与验证1）原理图设计rf-iul adderFigure3-134位加法器的原理图如图所示，为8位加法器的原理图设计。8位加法器采用2个4位加法器用 联，前一级的输出直接连到下一级的输入。其中 A7：0、B7：0分别为八位输 入信号，Cin为进位输入信号，D7:0为输出信号，Co为进位输出信号。2）生成符号图Figure3-148位加法器的符号图如图所示，为检查并保存8位全加器原理图后生成的符号图，左侧为两个八 位的输入信号 A7：0、B7：0和进位输入信号Cin

14、 ,右侧为A7：0与B7：0的 和输出信号D7：0和进位输出信号Cd3）测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view ,建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相 应的符号。S/Veri I03 rtDL for n,ungkeq 1 n2'1 r *eight_ful l_dig'' "uncrionalimescflle lns/1OOpsinodulo oight_Ful 1 _di (arb,。) 5output. £ 7*0 b ;output. ciF 7*n

15、 c；initial beg1nt7：0j-a*bl0100111jhi7;0 =0 bh 1(X1111 01?o-O;eridaluays： beqin*8口 »l：7i/1-4 'blCiii*b7-d 'bOOlO*#00 a7j44 b010Ojb74=4bll01?看Ea L b&gi ntt?r> a f ? * 0 J r-1 L bllr il * bf 0 -4 * blOOl ?frlGO a3：04'bo010jt>13：0=4 'bOlLO?erxdLwarjs： betinfrl&O c-1:”&

16、amp;(1 c-Oj5hJendirioduleFigure3-158位全加器的测试激励如图所示，为用verilog编写的8位全加器的测试激励。初始状态进位输入 设为0,a7:0设为，b7:0设为；之后分别给每一位加数不同周期的脉冲信号， 进位输入Cin设置为周期脉冲信号，使得激励信号能够遍历所有的情况。4）测试电路Figure3-168位全加器的测试电路（数模混合）如图所示，为8位全加器测试电路，采用数模混合形式。从图中可以看出,采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲 当输入信号数目比较大时，采用数模混合方式更加有效。5）波形仿真Figure3-17 8Fi

17、gure3-188位加法器的仿真波形b " 11浮配= L0-0-135一-¥M八1收“, *1)乎尸、邛1.3M 2(160.8 ,4iin¥)3.0-1Ze/ LQ/r159 D15 9.5IMh 口160 5161 Oikne s分BFigure3-198位加法器的仿真波形 c如图、所示，为8位全加器的仿真波形，电路关键路径为从Cin至U Co的路径，延时为。Figure3-20关键路径上的最大延时波形如图所示，为 Cin到Co路径上的最大延时波形图。当 A7:0= 8' hff ,B7:0=8 ' h00, Cin=1时候，测出Cin和Co

18、的状态转换时间差即为关键路径上的最大延时。从图中可以看出，关键路径上的最大延时为 =Figure3-21关键路径的上升时间波形如图所示，为关键路径上的上升时间波形图，从图中可以看出，上升时间为Figure3-22关键路径的下降时间波形如图所示，为关键路径上的下降时间波形图，从图中可以看出，下降时间为下降时间比上升时间小的原因可能是 pmos比nmos管速度慢。6) 电路参数* auCdl Netlist:* Library Name: wangkeqin2* Top Cell Name: 8_full_adder* View Name: schematic* Netlisted on: May

19、 25 04:46:15 2012*.EQUATION*.SCALE METER*.MEGA*.GLOBAL gnd!+ vdd!*.PIN gnd!* + vdd!* Library Name: wangkeqin2* Cell Name: 1_full_adder* View Name: schematic*.SUBCKT 1_full_adder A B Cin Co So*.PININFO Co:O So:O A:B B:B Cin:BMpmos_3p315 So net90 vdd! vdd! pmos_3p3 W=2u L= M=Mpmos_3p314 net90 B net13

20、vdd! pmos_3p3 W=3u L= M=Mpmos_3p313 net13 A net17 vdd! pmos_3p3 W=3u L= M=Mpmos_3p312 net17 Cin vdd! vdd! pmos_3p3 W=3u L= M=Mpmos_3p311 net90 net114 net34 vdd! pmos_3p3 W=4u L= M=Mpmos_3p310 net34 Cin vdd! vdd! pmos_3p3 W=4u L= M=Mpmos_3p39 net34 B vdd! vdd! pmos_3p3 W=4u L= M=Mpmos_3p38 net34 A vd

21、d! vdd! pmos_3p3 W=4u L= M=Mpmos_3p37 net114 Cin net41 vdd! pmos_3p3 W=4u L= M=Mpmos_3p30 net41 A vdd! vdd! pmos_3p3 W=4u L= M=Mpmos_3p31 net41 B vdd! vdd! pmos_3p3 W=4u L= M=Mpmos_3p36 net114 A net53 vdd! pmos_3p3 W=4u L= M=Mpmos_3p35 net53 B vdd! vdd! pmos_3p3 W=4u L= M=Mpmos_3p34 Co net114 vdd! v

22、dd! pmos_3p3 W=2u L= M=Mnmos_3p315 So net90 gnd! gnd! nmos_3p3 W=1u L= M=Mnmos_3p314 net66 Cin gnd! gnd! nmos_3p3 W= L= M=Mnmos_3p313 net70 B net66 gnd! nmos_3p3 W= L= M=Mnmos_3p312 net90 A net70 gnd! nmos_3p3 W= L= M=Mnmos_3p311 net86 Cin gnd! gnd! nmos_3p3 W=2u L= M=Mnmos_3p310 net86 B gnd! gnd! n

23、mos_3p3 W=2u L= M=Mnmos_3p39 net86 A gnd! gnd! nmos_3p3 W=2u L= M=Mnmos_3p38 net90 net114 net86 gnd! nmos_3p3 W=2u L= M=Mnmos_3p37 Co net114 gnd! gnd! nmos_3p3 W=1u L= M=Mnmos_3p36 net98 B gnd! gnd! nmos_3p3 W=2u L= M=Mnmos_3p35 net114 A net98 gnd! nmos_3p3 W=2u L= M=Mnmos_3p32 net110 B gnd! gnd! nm

24、os_3p3 W=2u L= M=Mnmos_3p31 net110 A gnd! gnd! nmos_3p3 W=2u L= M=Mnmos_3p30 net114 Cin net110 gnd! nmos_3p3 W=2u L= M= .ENDS* Library Name: wangkeqin2* Cell Name: 4_full_adder* View Name: schematic*.SUBCKT 4_full_adder A0 A1 A2 A3 B0 B1 B2 B3 Cin Co D0 D1 D2 D3*.PININFO A0:I A1:I A2:I A3:I B0:I B1:

25、I B2:I B3:I Cin:I Co:O D0:O D1:O D2:O* .PININFO D3:OXI3 A0 B0 Cin net6 D0 / 1_full_adderXI2 A1 B1 net6 net11 D1 / 1_full_adderXI1 A2 B2 net11 net16 D2 / 1_full_adderXI0 A3 B3 net16 Co D3 / 1_full_adder.ENDS* Library Name: wangkeqin2* Cell Name: 8_full_adder* View Name: schematic*.SUBCKT 8_full_adder

26、 A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 Cin Co D0 + D1 D2 D3 D4 D5 D6 D7*.PININFO A0:I A1:I A2:I A3:I A4:I A5:I A6:I A7:I B0:I B1:I B2:I B3:I B4:I*.PININFO B5:I B6:I B7:I Cin:I Co:O D0:O D1:O D2:O D3:O D4:O D5:O D6:O D7:OXI1 A0 A1 A2 A3 B0 B1 B2 B3 Cin net51 D0 D1 D2 D3 / 4_full_adderXI0 A4

27、 A5 A6 A7 B4 B5 B6 B7 net51 Co D4 D5 D6 D7 / 4_full_adder .ENDS四、版图设计与验证(一)1位全加器的版图设计与验证1) 1位全加器的版图设计Figure4-1 1位全加器的版图如图所示，为1位全加器的版图设计，版图设计也采用 nmos和pmos完全对 称的镜像网路设计，上部分为 pmos下部分为nmos pmos放一起，nmos放一起, 尽量减少版图面积，和缩短布线长度。从图中可以看出版图面积约为*二，面积比 较小。2) 1位全加器的DRO则验证LFitct mr 广n* -1隔 =5 ChECk MC2CklK - 1 REut-

28、sfl mH- 1-WCKMM.CHK- 1. Clwci M05_CIK 1 MEFigure4-2 1位全加器版图的 DRC佥证10 tPM TlBffi * 1£ 打。xepjLts _*SE：DRC佥证是为了检验设计的版图是否满足设计规则检查。如图所示，为 1位 全加器版图的DRC佥证结果。从图中可以看出，最后DRC勺结果又5个错误，都 是金属密度的错误。这些错误在集成电路前端设计阶段可以忽略，在后端设计中 可以通过填充虚拟金属或是dummyfill来弥补。3) 1位全加器的LVS验证LiesuUL晤1温葭1加C5EF tifflm - IkhLLfiHt 孙rUHylvMi

29、wt n 、/工一!.§dlutr-RFT«T= 步 串讣 H¥H¥理？"L4 19 Tliu J册 15: OC Of 口屯 P/ HFigure4-3 1位全加器的LVS验证结果LVS检查是为了验证所画的版图和原理图是否匹配。如图所示，为 1位全加 器的LVS验证结果，从图中可以看出，1位全加器的版图和原理图匹配，满足LVS 验证。4)错误及解决办法1) NWELL距过小解决办法：将所有的pmos管都用一块大的NMELIM包住。2) LVS没通过但显示0个错误提示可能是由于vdd和gnd标签没有打，或是标签没有用相应的金属层标签来标解决办法

30、：加上vdd!和gnd!用相应的金属标示层标记 vdd!与gnd!后即通 过 lvs ,3) Lvs时cmos管模型不匹配出现28个管子模式不匹配的问题，是由于从原理图中提取的netlist 网表中的mos管类型为PM或是NM而版图中为pmos_3P邵口 nmos_3P3解决办法：修改网表。在lvs工作路径下用vi编辑器打开M应的网表文件。通过指令“：%s / NM nmos_3p3/”将网表中的所有的NM全部替换为nmos_3P3 再用命令“：%s / PM / pmos_3P3 / ”将网表中所有的PMB替换成pmos_3P3 之后按Esc键退出编辑模式，而通过命令“： wq”保存并退出v

31、i编辑模式。在 LVS的输入设置选项中把“从原理图输出网表”选项去掉，再进行 LVS即通过检 查。(二)4位全加器的版图设计与验证1) 4位全加器的版图设计.；加Figure4-4 4位全加器的版图如图为4位全加器的版图设，直接调用一位全加器的版图单元，将 4个一位 全加器级联成一个4位全加器。从图中可以看出，4位全加器的面积约为*= um22) 4位全加器的DRO则验证Figure4-5 4位全加器的DRC佥证结果如图所示，为4位全加器的DRC佥证结果，从图中可以看出4位全加器的设 计满足DRC®则验证。3) 4位全加器的LVS验证早 L%/SlResulh De signa- I

32、MiKh M 4_fij匚就dSi,4_，/L«I庄DaLIE=£，把EHvZ - 115 44 13Thj -Rn 13 F 前 G6 P-?r ：nrii-iVErALB时*许工缸出RESULTS*， CflWICT 4*，鼻射，* w*卡3DBKEQTL村山<_fuCLl_idda'TFigure4-6 4位全加器的LVS验证结果如图所示，为4位全加器的LVS验证结果，从图中可以看出，4位全加器的 设计原理图和版图对应，满足 LVS验证。4)错误及解决办法1) DRCM显示 0 个 error原因是由于四个1位全加器的vdd及gnd没有全接在一起。解决办法：把四个vdd和gnd用金属1连在一起就可以解决问题。2) Lvs时A2, B2, A3, B3连接上的栅极连线都没有与原理图对应上解决办法：四个1位全加器串联时，打标签时候把 A2、A3、B2、B3写反了, 改正过来即可解决问题。(三)8位全加器的版图设计与验