QuartusII21基本设计规程

1、精心整理第2章Quartus n应用向导QuartusII是Altera 公司的综合性 PLD开发软件,支持原理图、 VHDLVerilogHDL 以及 AHDL( AlteraHardwareDescriptionLanguage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完 整PLD设计流程.QuartusII可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式.具有运行速度快,界面 统一,功能集中,易学易用等特点.QuartusII 支持 Altera 的IP核,包含了 LPM/MegaFun

2、ction宏功能模块库, 使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度.对 第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第 三放EDA工具.此外,QuartusII 通过和 DSPBuilder工具与 Matlab/Simulink 相结合,可以方便地实现各种 DSP应用系统；支持 Altera的片上可编程系统 (SOPC开发, 集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开 发平台.MaxplusII作为Altera的上一代PLD设计软件,由于其出色的易用性而得到了广泛的应用. 目前Altera 已经停止了对 MaxplusI

3、I的更新支持,QuartusII 与之相比不仅仅是支持器件类型的丰富和图形界面的改变.Altera在QuartusII中包含了许多诸如 SignalTapll 、ChipEditor 和RTLViewer的设计辅助工具,精心整理集成了 SOPC和HardCopy设计流程,并且继承了Maxplusll友好的图形界面及简便的使用方法.AlteraQuartusll作为一种可编程逻辑的设计环境,由于其强大的设计水平和直观易用的接口,越来越受到数字系统设计者的欢送.Altera的Quartusll可编程逻辑软件属于第四代PLD开发平台.该平台支持一个工作组环境下的设计要求,其中包括支持基于ln ter

4、net的协作设计.Quartus 平台与 Cade nee、 ExemplarLogic 、 Men torGraphics 、 Syno psys 禾口 Synplicity 等EDA供给商的开发工具相兼容.改良了软件的 LogicLock模块设计功能,增添了FastFit编译选项,推进了网络编辑性能,而且提升了调试水平.支持MAX7000/MAX300C等乘积项器件2.1根本设计流程本节以十进制计数器为例,通过实现流程,详细介绍Quartusll的重要功能和使用方法2.1.1建立工作库文件和编辑设计文件'7疗 任何一项设计都是一项工程Project,都必须首先为此工程建立一个放置与

5、此工,-jI'程相关的所有设计文件的文件夹.此文件夹将被EDA软件默认为工作库WorkLibrary . 一般,不同的设计工程最好放在不同的文件夹中,而同一工程的所有文件都必须放在同 一文件夹中.在建立了文件夹后就可以将设计文件通过Quartus?ll的文本编辑器编辑并 存盘.注意不要将文件夹设在计算机已有的安装目录中,更不要将工程文件直接放在安 装目录中1新建一个文件夹.这里假设本项设计的文件夹取名为jsq,在E盘中,路径为E:jsq.注意,文件夹名不能用中文,也最好不要用数字.精心整理(2)输入源程序.翻开计算机桌面上图表,选择菜单Filet Desig nFiles中选择编译文件

6、的语言类型,这里选择VHDL图2.1.1选择编译文件的语言类型图2.1.2源程序输入窗口十进制计数器源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTOO);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)I 1VARIABLECQI:STD_LOG

7、IC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');-计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN检测时钟上升沿IFEN='1'THEN-检测是否允许计数(同步使能)IFCQI<9THENCQI:=CQI+1;-允许计数,检测是否小于9ELSECQI:=(OTHERS=>'0');-大于9,计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1'-计数

8、大于9,输出进位信号ELSECOUT<='0；ENDIF;CQ<=CQI;-将计数值向端口输出ENDPROCESS;ENDbehav;(3)文件存盘选择File tSaveAs命令,找到已建立的文件夹E:jsq ,存盘文件名应与实体的名字一致,即CNT10其界面图2.1.3文件存盘单击“否(N)按钮,那么按以下方法进入创立工程流程.2.1.2创立工程使用NewProjectWizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称,还可以指定要在工程中使用的设计文件、其他源文件、用户库在有效器件 精心整理和EDA工具,以及目标器件系列和具体器件等.(1)

9、翻开建立新工程治理窗选择File NewPrejectWizard工具选项创立设计工程命令,即弹出“工程设置图 2.1.4 利用 NewPrejectWizard 创立工程 CNT10(2) 将设计文件参加工程中单击图2.1.4name栏的按钮,将与工程相关的所有 VHD文件参加此工程,参加完 成后单击Next按钮.此工程参加的方法有两种：第一种是单击AddAll按钮,将设定的工程目录中的所有VHD文件参加到工程文件栏中；第二种方法是单击“Add-"按钮,从工程目录中选出相关的VHD文件.；'-1图2.1.5将所有的工程VHD文件参加此工程图(3) 选择仿真器、综合器和目标器

10、件的类型Famil栏选芯片系列,在此选Cyclone系列,在有效器件列表中选择专用器件,分别 选择封装形式为PQFP引脚输出240,器件速度级别为8,选择此系列的具体芯片是 EP1C6Q240C这里EP1C表示Cyclo ne系列及此器件的规模.设计完成后单击Fi nish按钮.图2.1.6仿真器和综合器类型设置图designentry/synthesis用于选择输入的 HDI类型和综合工具.EDAsimulation用于选择仿真工具.EDAtiminganalysis 工程设置统计Quartus H将工程信息存储在工程配置文件中,它包含有关Quartus H工程的所有 信息,包括设计文件、波

11、形文件、Signa1TapH文件、内存初始化文件等,以及构成 工程的编译器、仿真器和软件构建设置.建立工程后,可以使用工具栏的Project ADD/RemoveFilesProject页在工程中添加和删除、设计其它文件,在执行Quartus H的Analysis&Synthesis期间,Quartus精心整理H将按ADD/RemoveFilesProject页中显示的顺序处理文件.图2.1.7工具设置窗口图2.1.8“工程设置统计窗口2.1.3编译前设置选择FPGA目标芯片.目标芯片的选择也可以这样来实现：选择Assignmemts菜单中的settingsDevice&Pin

12、Options 按钮,进入选择窗,这将弹出Device&PinSerial.这种方式只对专用的Flash技术的配置器件专用于 Cyclone系列FPGA的EPCS4和EPCS1 等进行编程.注意,PC机对FPGA勺直接配置方式都是JTAG方式,而对于FPGA进 行所谓“掉电保护式编程通常有两种：主动串行模式 ASMode和被动串行模式PSMode.对 EPCS1/EPCS的编程必须用 ASMode选择配置器件工作方式图2.1.4全程编译Quartusll编译器是由一系列处理模块构成的,这些模块负责对设计工程的检错,逻辑综合、结构综合、输出结果的编辑配置,以及时序分析.在这一过程中, 将

13、设计工程适配到FPGA/CPLD目标器中,同时产生多种用途的输出文件,如功能和 时序信息文件、器件编程的目标文件等.编译器首先检查出工程设计文件中可能错 误信息,供设计者排除.然后产生一个结构化的以网表文件表达的电路原理图文件.编译前首先选择 Processing菜单的StartCompilation项,启动全程编译.这里所谓的全程编译Compilation 包括以上提到的QuartusII对设计输入的多项处理操 作,其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件仿真文件与 编程配置文件生成,以及基于目标器件的工程时序分析等.编译过程中要注意工 程治理窗下方的“ Processing

14、 栏中的编译信息.如果工程中的文件有错误,启动 编译后在下方的ProcessingProcessing栏显示出的语句格式错误,可双击错误信息 条文,即弹出对应的vhd工程cnt10的层次结构和其中结构模块耗用的逻辑宏单元数；精心整理在此栏下是编译处理流程,包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等.最下栏是编译处理信息；中栏Compilatio nReport栏是编译报告项 目选择菜单,点击其中各项可以详细了解编译与分析结果.全程编译后信息图2.1.5时序仿真对工程编译通过后,必须对其功能和时序性质进行仿真测试,以了解设计结果是否满足原设计要求.以 VWF文件方式的仿真流程的详

15、细步骤如下：1翻开波形编辑器.选择菜单File中的New项,在New窗口中选择OtherFiles中的 VectorWaveform选择编辑矢量波形文件波形编辑器*厂*丨丿 7* . 2设置仿真时间区域,对于时序仿真来说,将仿真时间设置在一个合理的时i 1 I 1 t'间区域上十分重要.通常设置时间范围在数十微妙间.首先在Edit菜单中选择End卩s,单击OK按钮结束设置.设置仿真时间长度3 将工程CNT1的端口信号节点选入波形编辑器中.方法是首先选择View菜单中的UtilityWindows 项的NodeFinderFilter 框中选Pins:all通常已默认选此 I厂/;:弋

16、项,然后单击List按钮,于是在下方的NodesFound窗口中出现设计中的CNT10工 程的所有端口引脚名.CNT10的信号节点注意如果此对话框中的“ List 不显示CNT1工程的端口引脚名,需要重新编译一次,即选择Processing宀StartCompilation ,然后再重复以上操作过程.最后,用鼠标将重要的端口节点 CLK EN RST COU和输出总线信号CC分别拖到波形编 辑窗,结束后关闭NodesFound窗口.单击波形窗左侧的“全屏显示副按钮,使全屏显示,并单击“放大缩小 time选项,在Endtime选择窗中选择适当的仿真时间精心整理域,如可选10us,以便有足够长的观

17、察时间.拖入节点后波形编辑器(4)波形文件存盘.选择File中的Saveas,将以默认名为CNTIO.vwf的波形文件存入文件夹E:jsqvwf鼓励波形文件存盘(5)编辑输入波形(输入鼓励信号).用鼠标左键口的时钟信号名 CLK使之变 成蓝色条,再单击左列的时钟设置键 划卩s,这里不需要改变,下局部CLK的时钟周 期设置为50ns; Clock窗口中的Dutycycle时钟脉冲周期及占空比设置窗口设置好的鼓励信号波形图“CQ左旁的“ +,那么能展开此总线中的所有信号；如果双击此“+在该对话框* L? IJ '7* .的Radix栏有4种选择,这里可选择无符号十进制整数Un sig ne

18、dDecimal表达方式.最后对波形文件再次存盘.,:-信号数据格式设置图(7) 仿真方式的选择在Quartur H软件中仿真方式有两种,功能仿真和时序仿真,此例选择功能仿真,方法是：在工具栏中选择 processing宀Simulatermode处是时序仿真和功能仿真选 I 1择窗口,此例选择功能仿真 Functionl.选好后单击GenerateFunctionalSimulater仿真方式选择窗口(8) 仿真器参数设置选择菜单Assignment宀选择仿真参数设置窗口(9) 启动仿真器.现在所有设置进行完毕,在菜单Processing项下选择StartSimulation,也可以选择工具栏上的图表 囹.(8) 观察仿真结果.仿真波形文件“ Simulatio nReport 宀Fit in wi ndow (即选 择全时域显示)精心整